JPH0219503B2 - - Google Patents

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JPH0219503B2
JPH0219503B2 JP57107004A JP10700482A JPH0219503B2 JP H0219503 B2 JPH0219503 B2 JP H0219503B2 JP 57107004 A JP57107004 A JP 57107004A JP 10700482 A JP10700482 A JP 10700482A JP H0219503 B2 JPH0219503 B2 JP H0219503B2
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peripheral
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JP57107004A
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JPS583019A (ja
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Ritsuchii Kinguhoon Jon
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
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Publication of JPH0219503B2 publication Critical patent/JPH0219503B2/ja
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 本発明はデータ処理装置と複数個の周辺装置と
を具え、このデータ処理装置がアドレスバスに２
レベルアドレス符号をのせて選択的に周辺装置を
アドレスでき、データ処理装置とアドレスされた
周辺装置との間でデータバスを使つてデイジタル
データを転送するようにできていて、各周辺装置
が当該周辺装置をそれとして識別できる多重ビツ
ト識別符号が蓄わえられている特別な記憶位置を
有するデイジタルデータ装置に関するものであ
る。
本発明は殊に上述した性格の特別の装置に関す
るもので、データ処理装置がデイジタル動作する
処理装置で周辺装置がランダムアクセスメモリ装
置であるものに関するものであるが、当業者には
本発明を前述した性格の他の形態の装置にも適用
できるものであることは明らかであろう。
普通は（デイジタル動作する）処理装置は集積
回路に組まれてパツケージ内に納められており、
パツケージ上の外部接続ピンにより集積回路パツ
ケージの外部にある１個又は複数個の（ランダム
アクセス）メモリ装置に接続される。このような
構造の場合、装置の用途次第で処理装置と異なる
数の記憶装置との間を接続することが求められる
ことがある。
しかし、処理装置が存在しない記憶装置へデー
タを転送しようとする試みを全て防ぐために、処
理装置がどの記憶装置アドレスが有効で実際に設
けられている記憶装置を選択的にアドレスできる
のか、またどの記憶装置アドレスが、記憶装置が
設けられていないため無効であるのかを検出する
必要がある。
物理的に存在する記憶装置と存在しない記憶装
置とを識別する回路は種々のものが既に知られて
いる。第１の例は英国特許第1486430号明細書に
記載されているように、複数個のメモリモジユー
ルの各々に上側アドレス限界と下側アドレス限界
とを自動的に発生させ、モジユールが記憶容量の
異なるモジユールで置き換えられた時でもモジユ
ール間に連続したアドレス境界を維持するもので
ある。そしてプロセサによりアドレスバス上にの
せられた各アドレスを各モジユール内で対応する
上側及び下側限界のアドレスと比較し、当該アド
レスがそのモジユールの限界内にある時出力を出
し、この出力でモジユールのメモリマトリクスを
イネーブルする。第２の例は英国特許第1468783
号明細書に記載されているように、メモリハード
ウエアモジユールの数とサイズが可変である記憶
システム内に存在する各モジユールにワードアド
レスの少なくとも一部を与える手段と、アドレス
のいくつかのビツトに応答し、これらのビツト及
び制御手段の電流内容の関数として発生したアク
セス−イネ−ブリング信号をモジユールに与える
書き込み自在の制御手段とを設け、これにより例
えばモジユールの利用可能性に応じて制御手段の
内容を変えることによりモジユールアドレツシン
グを調整できるようにしたものである。第３の例
は、欧州特許第0028312（A1）号明細書に記載さ
れているように、データ処理システムがこのシス
テム内のアドオン読み出し専用メモリ（ROM）
の利用可能性に関するデータを含むようにされた
不輝発性メモリ装置を有し、システム動作時にこ
のデータを参照するものである。第４の例は英国
特許第1430486号明細書に記載されているように、
データ処理システムが分割されたメモリを有し、
これがメモリアドレスレジスタからアドレスされ
てデータレジスタにデータを読み出すものであ
る。アドレスがシステム内に存在するメモリセク
シヨン内の記憶位置に対応していない時はチエツ
ク回路から出力信号を出す。チエツク回路は各
（仮想）メモリセクシヨンに関し、論理回路を具
え、この論理回路を関係するメモリセクシヨンが
設けられている時はその存在を知らせる状況信号
を受け取れるように接続する。動作のメモリサイ
クルの出発時には指令信号がアドレスさるべき記
憶位置を含むメモリセクシヨンを指定する。この
指令信号に応答して付属する論理回路が状況信号
をも受け取つた時だけ出力信号を出し、アドレス
さるべき記憶位置が物理的に存在することを示
す。
本発明の目的は改良され且つ簡単化された、物
理的に存在する記憶装置と存在しない記憶装置と
を識別する手段を提供するにある。簡単化されて
いるため、マイクロプロセサ又はミニコンピユー
タとサイズが可変のメモリとを用いる可成り小さ
なデイジタルデータ装置に適用できるという特別
な利点をもたらす。
このような本発明によればデータ処理装置が、
アドレスバスにのせられたアドレス符号に対応す
る周辺装置の存否を検出するために質問手段を具
え、この質問手段が質問期間においてそのアドレ
スされた周辺装置からその識別符号をデータバス
にのせてデータ処理装置に転送し、データ処理装
置内にある対応する符号と比較することを要求す
る第１の手段と、データバスの少なくとも１個の
データラインに前記質問期間において、そのデー
タラインがそのデータラインに識別符号の関連ビ
ツトが正しく加えられたことに応じてとる筈の固
有アクテイブレベルと反対の逆アクテイブレベル
をとらせ、この逆アクテイブレベルが固有アクテ
イブレベルがデータライン上に存在する場合は、
維持されないようにする第２の手段と、前記比較
の一部としてデータラインのその時のアクテイブ
レベルを検出する第３の手段とを具えることを特
徴とする。
このようにすれば第３の手段が印加されたアド
レス符号に対応する周辺装置の存否を何時も正し
く検出することができる。蓋し、関係するデータ
ラインは何時も周辺装置が存在する時は固有のア
クテイブレベルにあり、周辺装置が存在しない時
は逆アクテイブレベルにあるからである。この正
しい検出はデータ処理装置が間違つて周辺装置が
存在しないために無効なアドレス符号を受け取る
機会をなくする。こうしないとこのような機会が
存在する。蓋し、本発明を用いないと、データバ
スのデータラインが間違つて夫々のアクテイブレ
ベルをとり、これらのアクテイブレベルが一緒に
なつて「スプリアス」な識別符号を形成し、これ
が間違つて存在しない周辺装置が存在するものと
認識することがあるからである。これらの間違つ
たアクテイブレベルはデータバスの前のアドレツ
シング／データサイクルからデータライン上に残
存している線容量に起因することもあり、或はデ
ータラインと他の隣接する信号ラインとの間の容
量性結合に起因することもある。
本発明を実施するに当つては、各周辺装置に割
り振られる識別符号をその周辺装置のアドレスと
同じにすると好適であり、こうすればデータ処理
装置の論理回路が簡単になる。便宜上この時デー
タ処理装置内のアドレサ回路を用いて装置のセツ
トアツプ（多くは装置の使用時に周期的に行なわ
れる）を行ない、計数シーケンスを行つて夫々の
周辺装置の記憶位置に蓄わえられている順次のア
ドレスを出力するようにする。
データバスは更にアドレスバスでアドレスされ
た周辺装置の記憶位置をアドレスするのにも利用
できる。データバスは更にアドレスでアドレスさ
れた周辺装置の他のメモリ又は他の要素をアドレ
スする組み合わされたデータ／アドレスバスとし
て多重原理に基づいて使用することもできる。別
個の「補助」アドレスバスを使う場合と比較して
装置の動作速度が落ちることを別にして、このバ
ス容量（従つて集積回路の接続ピン）の有利な利
用は更に拡張されてアドレスバスを多重原理に基
づいて組み合せデータ／アドレスバスと組み合せ
ることもできる。
本発明の好適な一実施例では、前記質問期間を
前記第１の手段が動作できる第１の部分と前記第
２の手段が動作できる第２及び第３の部分とに分
割し、前記第２の手段が上記第２の部分でデータ
ラインを逆アクテイブレベル迄予備充電できる低
インピーダンス電流ドライバ回路と、第３の部分
においてデータラインを予備充電された状態に保
とうとする高インピーダンス電流ドライバ回路
と、を具え、各周辺装置が低インピーダンス電流
ドライバ回路を具え、この低インピーダンス電流
ドライバ回路が装置がアドレスされた時動作し、
高インピーダンス電流ドライバ回路が動作するに
もかかわらずデータラインを固有アクテイブレベ
ルに充電することを特徴とする。
図面につき本発明を詳細に説明する。
図面に例示されている装置の下記の説明では
各々が考えられている記憶装置の最小サイズに対
応する同数バイトの複数の記憶装置として記憶装
置が処理装置に接続されているものと考えられ
る。ここでの説明に関する限り記憶装置のこのよ
うな最小サイズはメモリの「章」（chapter）と考
えることができる。そしてこれらの記憶装置は
各々がメモリ１「章」を蓄わえている記憶装置と
考えることができ、大きなサイズの記憶装置は
各々がメモリの１「章」を蓄わえている複数個の
記憶装置から成るものと考えることができる。こ
のようなサイズの大きな記憶装置はどれもメモリ
の「章」の整数倍を蓄われているとすることがで
きる。一例を挙げれば１「章」は１バイト８ビツ
トとして1024バイトから成り、１，２及び４「章」
のサイズのランダムアクセスメモリ（RAM）を
利用できるものとする。
図面につき説明する。第１図に示したデイジタ
ルデータ装置は処理装置PUとインタフエース回
路INTFとをのせた集積回路ICを具え、処理装置
PUとインタフエース回路INTFとは集積回路IC
内部で相互に結線されているものとする。集積回
路ICは16個の外部接続ピンCP１〜CP１６を有す
るが、この外部接続はRAM装置RMに対して行
なわれる。（勿論、集積回路ICは図示していない
が電源電圧を受け取るためやクロツクや制御信号
のためのその他の外部接続ピンを有することもで
きる。）RAM装置RMは64×1024×８ビツト（即
ち64KRAM）の最大記憶容量を有し、その故前
に挙げた「章」サイズの場合ならば各々がメモリ
の１「章」を蓄わえる64個迄の記憶装置を具える
ことができる。このRAM装置RMは実際には必
要な章サイズの個別RAM装置を適当な数集めた
もので構成することができる。
RAM装置RMはデコーダDECを含む又は付属
させるが、このデコーダDECは平行なアドレス
ラインCA１〜CA６からなる６ラインアドレスバ
スを介して集積回路ICの接続ピンCP１〜CP６に
接続する。このアドレスバスにのつて処理装置
PUからデコーダDECに二進６ビツト章アドレス
符号が送られてくるとデコーダDECはRAM装置
RM内の64個の記憶装置から１つを選択する「ユ
ニツト」選択信号を出す。これらの６ビツトアド
レス符号は各符号が識別する特定の記憶装置が存
在するか否かにより有効なアドレス又は無効なア
ドレスとなる。
ピンCP７〜CP１６に接続され、平行なアドレ
スラインBA１〜BA１０から成る10ラインアド
レスバスは各記憶装置に含まれている1024バイト
を識別する二進10ビツトバイトアドレス符号をの
せている。そしてこの識別は第２のデコーダ
SDECにより10ビツトアドレスを適当な「バイ
ト」選択信号に変換することにより行なわれる。
アドレスラインBA１〜BA１０の中で最初の
８本（BA１〜BA８）はデータラインDT１〜
DT８としても働らき、これらのデータラインは
集積回路ICとRAM装置RMとの間でデータ
（DAT）を転送する役目を担う８ラインデータバ
スを形成する。データ転送の方向は処理装置PU
により制御される。これらのアドレス／データバ
ス（BA１〜BA８，DT１〜DT８）は異なる時
間間隔を用いる多重原理に基づいて使用され、バ
イドアドレツシング又はデータ転送に用いられる
が、この多重化も処理装置PUで制御される。こ
の代りに別個の８ラインデータバスを設けること
もできるが、こうすると集積回路IC上に別個の
８本の接続ピンを設けねばならなくなる。
第２図はRAM装置RM内の章サイズの記憶装
置のアドレツシングと記憶装置内の８ビツトバイ
トのアドレツシングとを略式図示したものであ
る。64個の記憶装置CH１，CH２，…CH６４は
各自夫々の「ユニツト」選択線CS１，CS２，…
CS６４を有する。アドレスラインCA１〜CA６
上の特定の６ビツト符号に従つてデコーダDEC
で決められるように、これらの「ユニツト」選択
線上の「ユニツト」選択信号が関連記憶装置を選
択し、データ転送に備える。記憶装置の数が全数
（64）より少ない場合省かれている記憶装置に関
係する「ユニツト」選択線は使用されず、無効な
アドレスに対応する。しかし、デコーダDECを
設けたため存在する各記憶装置はアドレスライン
CA１〜CA６上のユニークな６ビツトアドレス符
号により識別される。第２のデコーダSDECは２
部SDECa及びSDECbから成るものと考えること
ができ、この２部の各々が夫々アドレスライン
BA１〜BA５又はBA６〜BA１０上の５ビツト
符号に応答して特定の１アウトオブ32選択線
VBS１〜VBS３２又はHBS１〜HBS３２上に
「バイト」選択信号を出力する。これらの２個の
「バイト」選択信号は座標マトリツクス選択信号
を構成し、これにより関連記憶装置内の特定の１
アウトオブ1024（32×32）バイトBnを選択でき
る。
再度第１図に戻るが、処理装置PUは６ビツト
章アドレス符号を作り、アドレスバスCA１〜CA
６にのせる第１のアドレサ回路Ｃ／ADDを具え
る。これらの６ビツトアドレス符号はゲート回路
Ｇを介して周期的にデータバスDT１〜DT８に
のせられ、存在し且つそれ故対応するアドレス符
号が有効な記憶装置の夫々の内部の特定の割り振
られた記憶位置（バイト）のビツト位置のうちの
６個内に識別符号として蓄わえられる。（記憶バ
イトの残りの２個のビツト位置は必要ではなく、
０で満たしてもよい）。特別に割り振られた記憶
バイトは各記憶装置で同じバイトであり、書き込
みに当つても読み出しに際しても第２のアドレサ
回路Ｂ／ADDで作られるような適当なバイトア
ドレス符号により識別される。この第２のアドレ
サ回路Ｂ／ADDは線RF上のRAM発見信号に応
答して10ビツトバイトアドレス符号を出力する。
処理装置PUはまた比較器COMPを具えるが、こ
の比較器COMPは質問期間（interrogation
period）にアドレスバスCA１〜CA６にのせられ
た章アドレス符号が有効かどうか検査する時動作
し、このアドレス符号を検査されつつある章アド
レス符号に対応して記憶装置の蓄積バイトから対
応するものとして読み出された（対応する）識別
符号と比較される。これらの２個の符号が一致す
る時は比較器COMPが線CVS上に章有効信号を
出力し、処理装置PUがこのアドレス符号の場合
データを蓄わえることができる記憶装置が既に存
在することを知る。処理装置PU内のタイミング
回路Ｔは適当なタイミング信号を出力する。処理
装置PUはまたデータバスDT１〜DT８にデータ
を出し入れするデータ回路DAを具える。
前述したようにデータバスのデータラインDT
１〜DT８が或る程度容量性の状態になつている
と擬似識別符号ビツトが生ずる。受け取つた識別
信号が真正な符号であるか、そうでないかを確認
するために処理装置PU内に識別符号の少なくと
も１個の（テスト符号）ビツトに関し、緩衝回路
SBを設ける。この緩衝回路SBは質問期間におい
て動作し、このテスト符号ビツトに関係するデー
タラインに質問期間において、正しいテスト符号
ビツトが存在している時当該データラインが取る
固有のアクテイブレベルと反対の逆アクテイブレ
ベルをとらせる。後に第３図につき説明するよう
に、逆及び固有のアクテイブレベルを確立するの
に含まれる電流強度は正しいテスト符号ビツトが
欠けている時比較器COMPにより逆アクテイブ
レベルが検出されて検査されているアドレス符号
に対し記憶装置が存在しないことを確認し、正し
いテスト符号ビツトが存在する時は固有アクテイ
ブレベルが逆アクテイブレベルに打ち勝ち、比較
器COMPで検出されてその検査されているアド
レス符号に対し記憶装置が存在することが確認さ
れる。
第３図に示す回路部は処理装置PUの諸要素と
記憶装置MUの諸要素を含み、両者がアドレス／
データラインBA１／DT１並びに制御ライン
ｌ／Rd、ｌ／Wd及びｌ／ALEで相互に接続さ
れている。記憶装置MUの諸要素には２個の電界
効果トランジスタFET１及びFET２から成る低
インピーダンス電流ドライバが含まれるが、これ
らの電界効果トランジスタFET１及びFET２の
電流通路は電源ライン（＋）と（−）の間で直列
に接続されている。電界効果トランジスタFET
１が導通する時はアドレス／データラインBA
１／DT１は二進値「１」に対応する高アクテイ
ブレベルをとる。電界効果トランジスタFET２
が導通する時はアドレス／データラインBA１／
DT１は二進値「０」に対応する低アクテイブレ
ベルをとる。そしてこれらの電界効果トランジス
タFET１及びFET２は夫々ANDゲートGA１及
びGA２で制御されるが、これらのANDゲート
GA１及びGA２の一方の入力端子には記憶装置
MU多重（1024）記憶位置メモリＭ内のアドレス
された８ビツト記憶位置の関連ビツト位置からラ
インDAT／FRにのつて夫々データビツト
DAT／FR及び（インバータINV１による）この
データビツトの逆DAT／FRが入力される。各
ANDゲートGA１及びGA２の第２の入力端子は
処理装置PUから制御ラインｌ／Rdにのつて送ら
れてくる「リードデータ」パルスRdを受け取れ
るように接続される。このようにすればメモリＭ
内で特定の８ビツト記憶位置がアドレスされ、
「リードデータ」パルスRdが存在する時関連ビツ
ト位置の「１」データビツトはANDゲートGA
１をして電界効果トランジスタFET１を導通さ
せる出力を出さしめ、これによりデータライン
BA１／DT１は高アクテイブレベルをとる。同
じようにして当該ビツト位置に「０」データビツ
トがある時はANDゲートGA２をして電界効果
トランジスタFET２を導通せしめる出力を出さ
せ、これによりデータラインBA１／DT１は低
アクテイブレベルをとる。他のアドレス／データ
ラインBA２／DT２〜BA８／DT８の各々にも
１個のこのような低インピーダンス電流ドライバ
と関連ANDゲートを設ける。
記憶装置MUは他に２個のラツチLA及びLDM
を具える。ラツチLAはアドレスラツチであり、
10ビツトのバイトアドレス符号毎にこのようなア
ドレスラツチを一つ設ける。これらのアドレスラ
ツチは処理装置PUから制御ラインｌ／ALEにの
つて送られてくる「アドレスラツチイネーブル」
パルスALEにより動作させられ、AD／TOのよ
うなラインに入力されたバイトアドレス符号を出
力し、このバイトアドレス符号により識別された
記憶位置からデータを読み出したり、そこにデー
タを書き込んだりできるようにする。他方のラツ
チLDMはデータラツチであり、これは処理装置
PUから制御ラインｌ／Wdにのつてそこに入力
された「ライトデータ」パルスWdにより動作さ
せられる。各８ビツトデータバイト毎にこのよう
なデータラツチを一つ設け、これらのデータラツ
チをパルスWdにより動作させ、DA／TOライン
上にメモリＭの関連するアドレスされた記憶位置
に書き込むのに先立つてデータバイトをのせる。
処理装置PUの側にも同じようにアドレス／デ
ータラインBA１／DT１の他側に２個の電界効
果トランジスタFET３及びFET４から成る低イ
ンピーダンス電流ドライバを設けるが、これらの
電界効果トランジスタFET３及びFET４の電流
通路も電源ライン（＋）と（−）の間で直列に接
続される。そして夫々ANDゲートGA３及びGA
４とインバータINV２が付属している。またア
ドレス／データラインBA１／DT１にパルスRd
で動作するデータラツチLDUを接続する。この
他処理装置PUはパルスRd，Wd及びALE並びに
これから目的を考察する他のパルスを出力するタ
イミング回路Ｔを具える。
第４図の理想化されたパルス波形により示され
たように「ライト」パルスWRCが動作の書込み
サイクルWRCを規定し、「リード」パルスREC
が動作の読み出しサイクルRECを規定し、処理
装置PUと選択された記憶装置との間でデータを
交換できるようにする。
書き込みサイクルWRCは「ライトアドレス」
パルスWaにより定まる第１の期間と「ライトデ
ータ」パルスWdにより定まる第２の期間とを具
える。適当な「章」アドレス符号により選択され
た記憶装置の記憶位置にデータを書き込むため
に、処理装置の論理回路LCが「ライトアドレス」
パルスWaの期間においてラインADDWのような
ライン上に当該記憶位置のバイトアドレス符号を
のせ、これがアドレス／データバスの処理装置側
の端に接続されている低インピーダンス電流ドラ
イバ（例えばFET３／FET４）に送られる。こ
の期間内に「アドレスラツチイネーブル」パルス
ALEが生じ、バイトアドレス符号がアドレスバ
された記憶装置MU内のLAのようなラツチ内に
ラツチされる。このバイトアドレス符号は論理回
路LCから３個のマルチプレクサMUX１，MUX
２及びMUX３を介してANDゲートGA３及び
GA４に送られる。マツチプレクサMUX１は
「ライトデータ」パルスWdによりスイツチされ、
パルスWdで規定される書き込みサイクルの第２
の期間において、論理回路からラインDATWに
出力されたデータがマルチプレクサMUX１並び
に（書込みサイクルWRC中スイツチされないで
いるマツチプレクサMUX２及びMUX３を経て
アドレス／データバスにのり、アドレスされた記
憶装置MUに送られ、そこでラインｌ／Wd上に
存在するパルスWdによりアドレスされた記憶装
置MU内のLDMのようなラツチ内にラツチされ
る。その後でパルスWdはメモリＭのアドレスさ
れたバイトを活性化し、ラツチされているデータ
をそこに蓄わえる。全書き込みサイクルを通し
て、ゲートGA３及びGA４のようなANDゲート
はORゲートGO１からこれらのANDゲートの一
方の入力端子に加えられる「ライト」パルス
WRCにより開かれている。
読み出しサイクルRECは「リードアドレス」
パルスRaにより規定される第１の期間と、「リー
ドデータ」パルスRdにより規定される第２の期
間とから成る。読み出すために記憶位置を選択す
るため、論理回路LCは適当なバイトアドレス符
号をラインADDRに出力する。このバイトアド
レス符号はもう一つのマツチプレクサMUX４
（これはこの時スイツチされていない）と、「リー
ド」パルスRECにより今スイツチされたマルチ
プレクサMUX２と、未だスイツチされていない
マルチプレクサMUX３とを通つてドライバFET
３／FET４のような低インピーダンス電流ドラ
イバに送られ、アドレス／データバスにのせられ
る。パルスRaの期間、ANDゲーートGA３及び
GA４はパルスRaをその一方の入力端子にのせる
ORゲートGO１の出力により開かれている。こ
のバイトアドレス符号はパルスRaの期間内に生
ずる次のパルスALEによりアドレスラツチLAに
ラツチされる。パルスRdにより規定される読み
出しサイクルRECの第２の期間においてデータ
はアドレスされた記憶位置から読み出され、処理
装置PU側のラツチLDUにラツチされ、そこから
論理回路LCに供給される。
本発明によれば処理装置PUは特別な読み出し
サイクルを実行して記憶装置をアドレツシングす
るために用いたいと思う章アドレス符号が実際に
設けられている記憶装置と関係し、有効な章アド
レス符号であるか否かを判定する。第１図につき
既に述べたように実際に設けられている各記憶装
置では、特定の記憶位置が割り振られており、そ
の記憶位置に当該記憶装置に特有の識別符号が蓄
わえられている。而してこの特別の読み出しサイ
クルにおいては、特定の記憶位置に対するバイト
アドレスが論理回路LCによりラインADDRのよ
うなラインに与えられ、このためパルスRdによ
り規定される読み出しサイクルRECの第２の期
間中にこの特別の記憶位置から識別符号を読み出
すことができる。少なくとも１個のアドレス／デ
ータラインについては論理回路LCはラインＲ／
Ｆのようなラインにアドレス／データライン上の
識別符号のビツトに対応するビツトを供給する。
パルスRdの期間においては、マルチプレクサ
MUX４がスイツチされ、このビツトを通す。ス
イツチされているマルチプレクサMUX２も同じ
である。このパルスRdの期間においてはマルチ
プレクサMUX３もスイツチされ、テストビツト
として働らくビツトを反転したものがANDゲー
トGA３とGA４に加えられる。このパルスRdの
期間は第４図に示すようにパルスＰ及びＱにより
２部に分かれる。パルスＰにより規定される部分
は充電期間を構成し、この期間においてはORゲ
ートGO１からの出力によりANDゲートGA３及
びGA４が開き、アドレス／データラインをテス
トビツトで決まるアクテイブレベル迄充電する。
処理装置PUはまたアドレス／データライン
BA１／DT１に関し、２個の電界効果トランジ
スタFET５及びFET６から成る高インピーダン
ス電流ドライバを具える。これらの２個の電界効
果トランジスタの電流通路は電源ライン（＋）と
（−）の間で直列に接続される。抵抗Ｒ１及びＲ
２で知られるようにこれらの電流通路は低インピ
ーダンス電流ドライバのトランジスタの電流通路
に比較して可成り高インピーダンスである。トラ
ンジスタFET５及びFET６は一方の入力端子が
直接又はインバータを介してマルチプレクサ
MUX３の出力端子に接続され、他方の入力端子
がパルスＱを受け取るようになつている別の
ANDゲートGA５及びGA６からの出力により
夫々制御される。このパルスＱの期間は電荷保持
時間を構成し、この間高インピーダンス電流ドラ
イバFET５／FET６はアドレス／データライン
BA１／DT１をパルスＰの期間において充電さ
れたアクテイブレベルに保とうとする。章アドレ
ス符号に対応する記憶装置が存在せず、従つてパ
ルスRdの期間において識別符号がアドレス／デ
ータバスにのつて戻つてない時は処理装置内のラ
ツチLDUは高インピーダンス電流ドライバのた
め（逆）アクテイブレベルをラツチし、これが論
理回路LC（第１図のCOMP）で検出され、その章
アドレス符号が無効であることが認識される。し
かし、章アドレス符号に対応する記憶装置が存在
する場合は、その記憶装置の識別符号の関連ビツ
トがアドレス／データラインBA１／DT１に加
えられた時、高インピーダンス電流ドライバ
FET５／FET６よりも大きな電流をアドレス／
データラインに与える低インピーダンス電流ドラ
イバFET１／FET２のためこのアドレス／デー
タラインを正しいアクテイブレベル迄充電する。
この結果この逆ではあるが正しいアクテイブレベ
ルがラツチLDUによりラツチされ、これが論理
回路LC（第１図のCOMP）で検出され、その章ア
ドレス符号が有効であることを認識する。そして
論理回路LCが当該記憶装置が存在することを知
る。
この代りにパルスＰの期間内に低インピーダン
ス電流ドライバFET３／FET４の動作のため十
分な逆アクテイブレベル電荷が与えられ、これが
パルスＱの期間においても保存され、識別符号の
関連ビツトが存在しない時無効な章アドレス表示
を与える場合は高インピーダンス電流ドライバ
FET５／FET６を省くこともできる。
【図面の簡単な説明】
第１図はデイジタル式に動作する処理装置と関
連するランダムアクセスメモリ（RAM）装置と
を有する性格の特別なデイジタルデータ装置の一
例の略図、第２図は第１図のデイジタルデータ装
置のRAM装置内の記憶装置の構成の略図、第３
図は第１図の装置の回路部のブロツク図、第４図
は第３図の回路部の動作タイミングを説明するた
めの理想化したパルス図である。 IC……集積回路、PU……処理装置（主装置の
一例）、INTE……インタフエース回路、CP１〜
CP１６……外部接続ピン、RM……RAM装置
（周辺装置の一例）、DEC……デコーダ、SDEC…
…第２のデコーダ、BA１〜BA１０……アドレ
スライン、DT１〜DT８……データライン、CH
１〜CH６４……記憶装置（メモリユニツト）、
CS１〜CS６４……「ユニツト」選択ライン、
CA１〜CA６……アドレスライン、VBS１〜
VBS３２，HBS１〜HBS３２……１アウトオブ
32選択ライン、Ｃ／ADD……第１のアドレサ回
路、Ｂ／ADD……第２のアドレサ回路、RF……
RAM発見信号がのつているライン、COMP……
比較器、CVS……章有効信号がのるライン、Ｔ
……タイミング回路、DA……データ回路、SB…
…バツフア（緩衝）回路、Ｇ……ゲート回路、
BA１／DT１……アドレス／データライン、
ｌ／Rd，ｌ／Wd，ｌ／ALE……制御ライン、
FET１，FET２……低インピーダンス電流ドラ
イバ、（＋），（−）……電源ライン、GA……
ANDゲート、INV……インバータ、DAT／FR
……固有ビツト、DAT／FR……逆ビツト、Rd
……「リードデータ」パルス、LA……アドレス
ラツチ、LDM……データラツチ、ALE……アド
レスラツチイネーブルパルス、Wd……ライトデ
ータパルス、AD／TO……アドレス符号がのる
ライン、DA／TO……データがのるライン、
FET３，FET４……低インピーダンス電流ドラ
イバ、LC……論理回路、MUX……マツチプレク
サ、WRC……書き込みサイクル、GO１……OR
ゲート、REC……読み出しサイクル、Ra……リ
ードアドレスパルス、FET５，FET６……高イ
ンピーダンス電流ドライバ、Ｒ１，Ｒ２……抵
抗、LDU……ラツチ。

Claims (1)

  1. 【特許請求の範囲】 １ データ処理装置と複数個の周辺装置とを具
    え、このデータ処理装置がアドレスバスに２レベ
    ルアドレス符号をのせて選択的に周辺装置をアド
    レスでき、データ処理装置とアドレスされた周辺
    装置との間でデータバスを使つてデイジタルデー
    タを転送するようにできていて、各周辺装置が当
    該周辺装置をそれとして識別できる多重ビツト識
    別符号が蓄わえられている特別な記憶位置を有す
    るデイジタルデータ装置においてデータ処理装置
    が、アドレスバスにのせられたアドレス符号に対
    応する周辺装置の存否を検出するために、質問手
    段を具えこの質問手段が質問期間においてそのア
    ドレスされた周辺装置からその識別符号をデータ
    バスにのせてデータ処理装置に転送し、データ処
    理装置内にある対応する符号と比較することを要
    求する第１の手段と、データバスの少なくとも１
    個のデータラインに前記質問期間において、その
    データラインがそのデータラインに識別符号の関
    連ビツトが正しく加えられたことに応じてとる筈
    の固有アクテイブレベルと反対の逆アクテイブレ
    ベルをとらせ、この逆アクテイブレベルが固有ア
    クテイブレベルがデータライン上に存在する場合
    は、維持されないようにする第２の手段と、前記
    比較の一部としてデータラインのその時のアクテ
    イブレベルを検出する第３の手続とを具えること
    を特徴とするデイジタルデータ装置。 ２ 各周辺装置に割り振られる識別符号を当該周
    辺装置のアドレス符号と同一としたことを特徴と
    する特許請求の範囲第１項記載のデイジタルデー
    タ装置。 ３ データ処理装置側のアドレサ回路が動作して
    計数シーケンスを行なうことができ、夫々の周辺
    装置の記憶位置に蓄わえられている順次のアドレ
    スを出力できるようにしたことを特徴とする特許
    請求の範囲第２項記載のデイジタルデータ装置。 ４ 前記アドレスバスを介してアドレスされる周
    辺装置の記憶位置をアドレスするのにも前記デー
    タバスを使用することを特徴とする特許請求の範
    囲第２項又は第３項記載のデイジタルデータ装
    置。 ５ 前記質問期間を前記第１の手段が動作できる
    第１の部分と前記第２の手段が動作できる第２及
    び第３の部分とに分割し、前記第２の手段が上記
    第２の部分でデータラインを逆アクテイブレベル
    迄予備充電できる低インピーダンス電流ドライバ
    回路と、第３の部分においてデータラインを予備
    充電された状態に保とうとする高インピーダンス
    電流ドライバ回路とを具え、各周辺装置が低イン
    ピーダンス電流ドライバ回路を具え、この低イン
    ピーダンス電流ドライバ回路が装置がアドレスさ
    れた時動作し、高インピーダンス電流ドライバ回
    路が動作するにもかかわらずデータラインを固有
    アクテイブレベルに充電することを特徴とする特
    許請求の範囲第２項ないし第４項のいずれか１項
    に記載のデイジタルデータ装置。 ６ データ処理装置側の低インピーダンス電流ド
    ライバ回路と各周辺装置側の低インピーダンス電
    流ドライバ回路とを普通とは異なりデータバスに
    のせてデータ処理装置と周辺装置との間でデータ
    転送をするのにも利用することを特徴とする特許
    請求の範囲第５項記載のデイジタルデータ装置。
JP57107004A 1981-06-26 1982-06-23 デイジタルデ−タ装置 Granted JPS583019A (ja)

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JPS583019A (ja) 1983-01-08
EP0068569A2 (en) 1983-01-05
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EP0068569B1 (en) 1989-04-05
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