JPH02195725A - ジョセフソン論理ゲート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ジョセフソン集積回路の出力バッフ１回路として用いる
に好適なジョセフソン論理ゲートに関し、出力電圧レベ
ルをシフトできるジョセフソン論理ゲートを提供するこ
とを目的とし、 直接結合型高電圧ジョセフソン論理ゲートのゲートバイ
アス電源端子に接続された電源抵抗と高電圧ゲートとの
間に電圧降下手段を介在させ、前記電圧降下手段と前記
電源抵抗との中点から出力端子を導出するように構成す
る。

〔産業上の利用分野Ｊ 本発明は、ジョセフソン集積回路の出力バッファ回路と
して用いるに好適なジョセフソン論理ゲートに関する。

超高速演算装置としてジョセフソン集積回路が期待され
ている。このジョセフソン集積回路にジョセフソン論理
ゲートが用いられる。ジョセフソン論理ゲートの出力電
圧はそのジョセフソン接合に用いられる超伝導材料のギ
ャップエネルギによって決まり、一般に、超伝導ギャッ
プ電圧ｖｇは小さい（例えば、Ｎｂの場合、約３ｍＶ）
。このことは、集積回路で考えた場合、消費電力を低減
することができるという点で有利に作用する。

かかるジョセフソン集積回路技術はいまだ発展途上にあ
り、近い将来には半導体集積回路との複合化が行われる
ものと予想される。このような場合にジョセフソン集積
回路と半導体集積回路たのインターフェイスをとること
が必要となる。

しかし、半導体トランジスタの論理振幅はジョセフソン
素子のそれに比べて極めて高い。例えば、Ｇ５Ａｓ系Ｆ
ＥＴの場合８００ｍＶ、バイポーラトランジスタの場合
４００ｍＶ、ＣＭＯ３の場合１．５ｖであり、Ｎｂ系の
ジョセフソン接合の１００〜５００倍程度の出力電圧レ
ベルとなる。

したがって、高出力電圧のジョセフソン論理ゲートが必
要である。また、ジョセフソン集積回路チップ相互間で
の信号の授受を行う場合、比較的高いイン−ダンスの負
荷を持つことになるため、その出力電圧は高いことが望
ましい。さらに、半導体集積回路において用いられる信
号論理レベルは“Ｈ”レベルと′Ｌ２レベルとの２種類
であるが、“Ｌ”レベルの電圧は必ずしも０■ではない
。

したがって、ジョセフソン論理ゲートには出力電圧レベ
ルをシフトできる機能が必要となる。

〔従来の技術〕

ジョセフソン集積回路技術に関するこれまでの研究は、
ジョセフソン集積回路の内部およびジョセフソン集積回
路チップ相互間での信号伝達の段階にとどまっており、
ジョセフソン集積量Ｖδと甲導体集積回路との間のイン
ターフェイスの領域に及んだ研究はいまのところ報告さ
れていない。

ジョセフソン集積回路チップ間の信号伝達に関し、第１
の従来例として、出力電圧の高電圧化についての報告が
ある。（電子通信学会論文誌８５／９　　Ｖｏｌ、Ｊ６
８−ＣＮｏ、９Ｐ６５６）。しかし、この報告は具体的
に実証されたものではなく、アイデア的なものである。

第２の従来例として、同じく出力電圧の高電圧化につい
ての報告がある。（第３５回応用物理学関係連合講演会
　３０Ｐ−Ｃ−１）。この報告におけるジョセフソン論
理ゲートの概要を第４図に示す。

このジョセフソン論理ゲートは、直接結合型論理ゲート
（ＤＣＬ：旧ｒｅｃｔ　Ｃｏｕｐｌｅｄ　Ｌｏｇｌｃ）
を基本としたものである。すなわち、超伝導臨界電流が
等しい複数（ｎ）のジョセフソン接合Ｊ１および入力側
抵抗Ｒ１を直列接続して入力側ブランチを形成するとと
もに、この入力端ブランチとは逆の向きで超伝導臨界電
流が等しい複数（ｎ）のジョセフソン接合Ｊ　および出
力側抵抗Ｒ２を直列に接続して出力側ブランチを形成し
、これらの入力側ブランチと出力側ブランチとを並列接
続することにより高電圧ゲートを形成する。そして、方
の並列接続点Ａに電源抵抗Ｒを介してゲートバイアス電
源を供給し、かつ、他方の並列接続点Ｂを接地し、入力
端のジョセフソン接合Ｊ１と入力端抵抗Ｒ１との接続点
Ｃにコントロール電流１　を入力し、出力側のジョセフ
ソン接合Ｊ２とｔ 出力側抵抗Ｒ２との接続点りから出力電圧を出力するよ
うにしたものである。

このジョセフソン論理ゲートによれば、出力電圧Ｖ　　
はジョセフソン接合Ｊ　１Ｊ２の直列数ＯＵＴ　　　　
　　　　　　　　　　　　　　　１（ｎ）に依存するこ
とになるため、ジョセフソン接合の数を増加することに
よって任意の出力電圧を得ることができる。

第３の従来例として、ジョセフソン論理ゲートの出力電
圧を高圧化するのではなく、ジョセフソン集積回路チッ
プ間の接続インピーダンスを低減するような接続方法が
研究されている（ＩＢＭＪ、　Ｉ？ｅｓ、　Ｄｅｖｅｌ
ｏｐ、　、　２４．　２．１９８０　　Ｐ　ｔ　６７）
。

しかし、この方法によれば、配線の浮遊インダクタンス
の影響などにより、出力信号の立ち上がりが１１１＋る
おそれがある。

〔発明が解決しようとする課題〕

上記第１の従来例による出力電圧の高電圧化は具体的に
実証されたものではなく、実現性に乏しい。

また、第３の従来例によれば、演算速度の高速化の点で
問題がある。

これに対して、第２の従来例は、任意の出力電圧が得ら
れるという点において優れている。しかしながら、回路
構成上、接続点Ｂが接地されているため　ＩＩＩＬ″レ
ベルの出力電圧は常にＯｖとなる。半導体集積回路との
インターフェイスを考慮すると、半導体集積回路におけ
る“Ｌ”レベルは必ずしもＯｖのみとはとは限らないの
で、Ｏｖ以外の＝Ｌ”　レベル電圧にレベルシフトでき
ることが必要となる。

したがって、本発明は出力電圧レベルをシフトできるジ
ョセフソン論理ゲートを提供することをＥｌ的とする。

〔課題を解決するための手段〕

上記ａ届を解決するために、本発明は、直接結合型高電
圧ジョセフソン論理ゲートのゲートバイアス電源端子（
ＴＢ）に接続された電源抵抗（Ｒ）と高電圧ゲート（Ｊ
　　、Ｒ，、Ｊ２．Ｒ）との間に電圧降下手段（Ｊ３）
を介在させ、前記電圧降下手段（Ｊ３）と前記電源抵抗
（Ｒ１）との中点（ＥＳＦ）から出力端子（ＯＵＴ）を
導出するように構成する。

〔作用〕

本発明の構成によれば、ゲートバイアス電源端子と接地
との間に印加されるゲートバイアス電源電圧は、電源抵
抗（Ｒ）、電圧降下手段（Ｊ　　）および高電圧ゲート
（Ｊ　　、Ｒ、Ｊ　　。

Ｒ２）によって分圧される。出力端子（ＯＵＴ）は電圧
降下手段（Ｊ８）と前記電源抵抗（Ｒｐ）との中点（Ｅ
）から導出されるため、出力電圧（Ｖ　　　）は高電圧
ゲート（Ｊ　　、ＲＳＪ２．０１ＪＴ　　　　　　　　
　　　ｌ　　　ｌＲ）による電圧分（ｎ　・ｖｇ）と電
圧時Ｆ手段（Ｊ　　）による電圧分（ｎ　　ｅＶ　　）
との和の３　　　　　　　　　１ｇ 電圧レベル（ｎ　＠Ｖ　十〇　＠ｖ　）となる。

１ｇ２ｇ あるいは、中点を電源抵抗（Ｒ）に設定した場合（Ｆ）
、出力電圧（Ｖ　　　）は上記電圧に電源ＵＴ 抵抗（Ｒ）の分圧電圧を加えた電圧レベルとなる。

したがって、出力電圧（■ｏＵＴ）は、第２の従来例に
比べ、“Ｈ”レベルでは電圧降下手段（Ｊ　　）による
電圧分（ｎ　−ｖｇ）だけ高しベルにシフトした状態で
取り出すことができ、かつ、“Ｌ０レベルでは高電圧ゲ
ート（Ｊ　　ＳＲ。

Ｊ、Ｒ）による電圧分（ｎ　−■　）だけ高２　２　　
　　　　　　　２　　ｇ レベルにシフトした状態で取り出すことができる。

このようにして、論理振幅の異なる半導体集積回路との
インターフェイスをとることが可能となり、また任意の
出力電圧を出力できるため論理振幅を整合させる際の自
由度を拡大することが可能となる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

第１実施例 第１図に、本発明の第１の実施例を示す。

なお、この第１図において、第４図（第２従来例）と同
一の部分には同一の符号を付してその詳細な説明は省略
する。

第１図において、第４図（第２従来例）と異なる部分は
、電源抵抗Ｒと接続点Ａとの間に、電圧降下手段として
、超伝導臨界電流が等しい複数（ｎ、）のジョセフソン
接合Ｊ３から成る直列回路が介在され、電源抵抗Ｒとジ
ョセフソン接合Ｊ３との接続点Ｅから出力端子ＯＵＴが
導出されている部分である。

ジョセフソン接合Ｊ３の臨界電流値はジョセフソン接合
Ｊ１やジョセフソン接合Ｊ２の臨界電流値より小さく選
び、高電圧ゲートにゲートバイアス電流Ｉｇを流すだけ
でスイッチする（電圧状態となる）ように動作点を設定
する。

以上の構成において、ゲートバイアス電流Ｉｇが与えら
れた時点てジョセフソン接合Ｊ３の直列回路による分圧
電圧ｎ　−ｖｇ　（“Ｌ”レベル）′が発生し、コント
ロール電流！、が与えられて高電圧ゲートがスイッチイ
ングすることにより、当該高電圧ゲートによる分圧電圧
ｎ　−ｖｇと前記分圧電圧ｎ　φｖｇとの和（“Ｈルー
ベル）、すなわち、出力電圧Ｖ　　として ＯＵＴ ｎＩ　°■　＋ｎ　°ｖｇ が発生する。

このようにして、出力電圧ｖＯＵＴはｎ　　”　Ｖ　ｇ
とｎ　　−ｖ　　の二つの成分からなるため、出力型２
ｇ 圧Ｖ　　として“Ｌ＃レベルの電圧をＯｖではなＯＵＴ く、ジョセフソン接合Ｊ３の直列数で決まる電圧に１Ｆ
意にシフトすることができる。また、そのシフト分だけ
“Ｈ”レベルの電圧もシフトすることができる。

第２実施例 次に、第２図に本発明の第２実施例を示す。

この第２図において、第１図と同一部分には同一の符号
を付してその説明は省略する。

第２図において、第１図と異なる部分は、出力電圧Ｖ　
　の取り出し位置、すなわち、出力端子ＵＴ ＯＵＴの位置である。本実施例において、出力端ｒ−Ｏ
Ｕ　Ｔは電源抵抗Ｒの中点Ｆから導出されている。

このように出力電圧Ｖ　　を中点Ｆから出力すＯＵＴ るようにしたことにより、出力電圧Ｖ　　は第１０υＴ 実施例の場合に比べて中点Ｆとジョセフソン接合Ｊ３と
の間の電源抵抗Ｒ１分だけ高いレベルとすることかでき
る。

第３実施例 次に、第３図に本発明の第３の実施例を示す。

この第３実施例は、第１実施例のジョセフソン論理ゲー
トを用いて出力出力バッファ回路を構成し、出力電圧Ｖ
　　の電圧レベルをＥＣＬレベルＵＴ に一致するようにしたものである。なお、第３図におい
て、第１図と同一部分には同一の符号を付してその説明
は省略する。

第３図において、第１図と異なる部分は、出力端Ｔ−Ｏ
ＵＴにバイポーラトランジスタＱＩ　Ｑ２の差動回路に
よる出力バッファ回路を接続した部分である。Ｒ−Ｒ５
、Ｒｅは抵抗である。

この実施例において、ジョセフソン接合Ｊ１およびジョ
セフソン接合Ｊ２の直列数０２としてｎ　２−３００個 ジョセフソン接合Ｊ３の直列数０１としてｎ、−３００
個 を使用し、各ジョセフソン接合Ｊ　　Ｊ２、Ｊ３の超伝
導材料にＮｂ／ＡＩＯ／Ｎｂを用いたとする。

すると、出力電圧■　　は、 ＯＵＴ “Ｌ”レベル−〇、９Ｖ ″Ｈルベルー１．８Ｖ になる。

また、ゲートバイアス電流ｌ　として負の電流をｔ）え
ると、 “Ｌ”　レベルー−１，８Ｖ “Ｈ”レベルー−０，９Ｖ になる。このレベルはＥＣＬレベルに一致する。

〔発明の効果〕

以上説明した通り、本発明によれば、ジョセフソン論理
ゲートの出力電圧の電圧レベルを任意にシフ）・するこ
とができるため、ジョセフソン集積回路と半導体集積回
路との複合化が可能であり、またジョセフソン集積回路
内においても任意の信号レベルで信号の伝達が可能とな
り、システム溝築上の自由度の拡大に寄与する。

【図面の簡単な説明】

第１図は本発明の第１実施例の等価回路図、第２図は本
発明の第２実施例の等価回路図、第３図は本発明の第３
実施例の等価回路図、第４図は従来のジョセフソン論理
ゲートの等価回路図である。 ＩＮ・・・入力端子 ＯＵＴ・・・出力端子 Ｊｌ・・・ジョセフソン接合 Ｊ２・・・ジョセフソン接合 Ｊ３・・・ジョセフソン接合 Ｒ１・・・入力側抵抗 Ｒ２・・・出力側抵抗 Ｒ・・・電源抵抗 Ｉｇ・・・ゲートバイアス電流 ’ｓＬ・・・コントロール電流 ■　　・・・出力電圧 ＯＵＴ Ｔｏ・・・ゲートバイアス電源端子 ＡＳＢ、Ｃ５ＤＳＥ、Ｆ・・・接続点 奉亮明／）基ｆ奏施伊１の耳Ｉ迎コアト回第　ｆ　図 本発明０奉３実施例の芥１命日ｙト目 蔓　３　図 本老明の第２実施＃＋１の苓価回跨且 薯 図 従来のジ１仁フンン“論理ケートの！ｊ７前回同ト門苓
　４　　回

Claims (1)

【特許請求の範囲】
1. 直接結合型高電圧ジョセフソン論理ゲートのゲートバイ
   アス電源端子（Ｔ＿Ｂ）に接続された電源抵抗（Ｒ＿ｐ
   ）と高電圧ゲート（Ｊ＿１、Ｒ＿１、Ｊ＿２、Ｒ＿２）
   との間に電圧降下手段（Ｊ＿３）を介在させ、前記電圧
   降下手段（Ｊ＿３）と前記電源抵抗（Ｒ＿ｐ）との中点
   （Ｅ、Ｆ）から出力端子（ＯＵＴ）を導出したことを特
   徴とするジョセフソン論理ゲート。