JPH02196362A - 優先順位判定装置 - Google Patents
優先順位判定装置Info
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- JPH02196362A JPH02196362A JP1015860A JP1586089A JPH02196362A JP H02196362 A JPH02196362 A JP H02196362A JP 1015860 A JP1015860 A JP 1015860A JP 1586089 A JP1586089 A JP 1586089A JP H02196362 A JPH02196362 A JP H02196362A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、優先順位判定装置に関し、特に、コード化さ
れた優先順位信号を判定するのに用いて好適な優先順位
判定装置に関する。
れた優先順位信号を判定するのに用いて好適な優先順位
判定装置に関する。
（従来の技術）
第４図は従来の優先順位判定装置のブロック図である。
同図において、各チャネル１，１．・・・はそれぞれコ
ード化された優先順位コード信号２（２ａ〜２ｃ）、２
．・・・を出力する。デコーダ３゜３、・・・はチャネ
ル１，１．・・・からの優先順位コード信号２，２．・
・・をデコードして優先順位デコド信号４（４ａ〜４ｈ
）、４．・・・として出力する。
ード化された優先順位コード信号２（２ａ〜２ｃ）、２
．・・・を出力する。デコーダ３゜３、・・・はチャネ
ル１，１．・・・からの優先順位コード信号２，２．・
・・をデコードして優先順位デコド信号４（４ａ〜４ｈ
）、４．・・・として出力する。
判定回路５は、デコードされた優先順位デコード信号４
，４．・・・の優先順位の判定を行ない、最も順位の高
い信号を判定優先順位信号６（６ａ〜６ｈ）として出力
する。エンコーダ７は、判定優先順位信号６をエンコー
ドし、判定結果コード信号８．９．１０として出力する
。
，４．・・・の優先順位の判定を行ない、最も順位の高
い信号を判定優先順位信号６（６ａ〜６ｈ）として出力
する。エンコーダ７は、判定優先順位信号６をエンコー
ドし、判定結果コード信号８．９．１０として出力する
。
かかる構成において次にその動作を説明する。
各チャネル１，１．・・・から、それぞれの優先順位を
示すコード化された優先順位コード信号２（２ａ〜２ｃ
）、２．・・・が出力される。これらの優先順位コード
信号２，２．・・・は、デコーダ３゜３、・・・におい
て−旦デコードされる。その結果、優先順位デコード信
号４（４ａ〜４ｈ）、４．・・・には、直接的に優先順
位を示す成分が含まれる。
示すコード化された優先順位コード信号２（２ａ〜２ｃ
）、２．・・・が出力される。これらの優先順位コード
信号２，２．・・・は、デコーダ３゜３、・・・におい
て−旦デコードされる。その結果、優先順位デコード信
号４（４ａ〜４ｈ）、４．・・・には、直接的に優先順
位を示す成分が含まれる。
判定回路５は優先順位デコード信号４，４．・・・の中
から最も高い優先順位の信号を選択して判定優先順位信
号６（６ａ〜６ｈ）として出力する。そして、この判定
優先順位信号６をエンコーダ７でエンコードし、コード
化した判定結果コード信号８．９．１０として出力する
。
から最も高い優先順位の信号を選択して判定優先順位信
号６（６ａ〜６ｈ）として出力する。そして、この判定
優先順位信号６をエンコーダ７でエンコードし、コード
化した判定結果コード信号８．９．１０として出力する
。
上記デコーダ３、判定回路５及びエンコーダ７としては
汎用のものを用いることができ、それらの−例を第５図
〜第７図に示す。これらは汎用のものであり、よって詳
しい説明は省略する。第５図かられかるように、デコー
ダ３は、３つのインバータ２Ａ 〜２ Ａ ３及び８つ
のＮＯＲゲート３Ｂ 〜３Ｂ８を備える。第６図かられ
かるように、判定回路５は、８つのＮＯＲゲート５ Ａ
１〜５Ａ８を有する。ＮＯＲゲート５ Ａ １には、
デコード信号４，４．・・・のうちのそれぞれ信号４ａ
４ａ、・・・か入力される。ＮＯＲゲート５ Ａ ２に
は、デコード信号４，４．・・・のうちのそれぞれの信
号４ｂ、４ｂ、・・・が入力される。以下同様にして、
ＮＯＲゲート５ Ａ ｓには、デコード信号４，４゜・
・・のうちのそれぞれの信号４ｈ、 ４ｈ、・・・が入
力される。そして、ＮＯＲゲート５Ａ 〜５Ａ８からそ
れぞれ判定優先順位信号６ａ〜６ｈが出力される。第７
図かられかるように、エンコーダ７は、インバータ７Ａ
１６つのＮＯＲゲート７Ｂ１〜７８６及び３つのＮＯＲ
ゲート７Ｃ１〜７ Ｃ３を有する。
汎用のものを用いることができ、それらの−例を第５図
〜第７図に示す。これらは汎用のものであり、よって詳
しい説明は省略する。第５図かられかるように、デコー
ダ３は、３つのインバータ２Ａ 〜２ Ａ ３及び８つ
のＮＯＲゲート３Ｂ 〜３Ｂ８を備える。第６図かられ
かるように、判定回路５は、８つのＮＯＲゲート５ Ａ
１〜５Ａ８を有する。ＮＯＲゲート５ Ａ １には、
デコード信号４，４．・・・のうちのそれぞれ信号４ａ
４ａ、・・・か入力される。ＮＯＲゲート５ Ａ ２に
は、デコード信号４，４．・・・のうちのそれぞれの信
号４ｂ、４ｂ、・・・が入力される。以下同様にして、
ＮＯＲゲート５ Ａ ｓには、デコード信号４，４゜・
・・のうちのそれぞれの信号４ｈ、 ４ｈ、・・・が入
力される。そして、ＮＯＲゲート５Ａ 〜５Ａ８からそ
れぞれ判定優先順位信号６ａ〜６ｈが出力される。第７
図かられかるように、エンコーダ７は、インバータ７Ａ
１６つのＮＯＲゲート７Ｂ１〜７８６及び３つのＮＯＲ
ゲート７Ｃ１〜７ Ｃ３を有する。
（発明が解決しようとする課題）
従来の優先順位判定装置は以上のように構成されるため
、各チャネル毎にデコーダ３が必要であり、且つ判定結
果コード信号８．９．１０を出力するためのエンコーダ
７が必要である。このため、装置全体の回路規模が大き
くなってしまう。更に、デコーダ３，３．・・・からの
出力である優先順位デコード信号４，４．・・・や、判
定回路５からの出力である判定優先順位信号６は、デコ
ード信号であるため、各回路間で信号を送るのに多くの
信号線が必要となる。このような多くの信号線の配線の
ためには大きな領域を必要とする。また、判定回路５自
体も、多くの信号線で入力される多数の優先順位デコー
ド信号４の中から最も高い優先順位の信号を探さねばな
らないため、回路が複雑になる。 本発明は、上記に鑑
みてなされたもので、その目的は、コード化された優先
順位コード信号の判定を、コード化されたまま行なえる
ようにして、小さな回路規模で構成し得る優先順位判定
装置を提供することにある。
、各チャネル毎にデコーダ３が必要であり、且つ判定結
果コード信号８．９．１０を出力するためのエンコーダ
７が必要である。このため、装置全体の回路規模が大き
くなってしまう。更に、デコーダ３，３．・・・からの
出力である優先順位デコード信号４，４．・・・や、判
定回路５からの出力である判定優先順位信号６は、デコ
ード信号であるため、各回路間で信号を送るのに多くの
信号線が必要となる。このような多くの信号線の配線の
ためには大きな領域を必要とする。また、判定回路５自
体も、多くの信号線で入力される多数の優先順位デコー
ド信号４の中から最も高い優先順位の信号を探さねばな
らないため、回路が複雑になる。 本発明は、上記に鑑
みてなされたもので、その目的は、コード化された優先
順位コード信号の判定を、コード化されたまま行なえる
ようにして、小さな回路規模で構成し得る優先順位判定
装置を提供することにある。
（課題を解決するための手段）
本発明の優先順位判定装置は、複数桁のコード信号とし
ての優先順位信号の複数のそれぞれについての通過、阻
止を決める複数のゲート回路と、前記複数のゲート回路
からそれぞれ出力される各優先順位信号のうちの同一桁
のコード信号を入力させ、同一桁の信号についての論理
和をとる複数の桁別論理和回路と、 を備え、 前記各ゲート回路は、入力されたある桁の入カコド信号
と、その桁と同一桁のコード信号同士の論理和をとった
前記桁別論理和回路からの出力信号とを比較し、前記入
力コード信号がレベルＩで且つ前記出力信号かレベルＯ
のときに、前記桁よりも下位の桁のコード信号をレベル
Ｏとして出力するものであることを特徴とするものであ
る。
ての優先順位信号の複数のそれぞれについての通過、阻
止を決める複数のゲート回路と、前記複数のゲート回路
からそれぞれ出力される各優先順位信号のうちの同一桁
のコード信号を入力させ、同一桁の信号についての論理
和をとる複数の桁別論理和回路と、 を備え、 前記各ゲート回路は、入力されたある桁の入カコド信号
と、その桁と同一桁のコード信号同士の論理和をとった
前記桁別論理和回路からの出力信号とを比較し、前記入
力コード信号がレベルＩで且つ前記出力信号かレベルＯ
のときに、前記桁よりも下位の桁のコード信号をレベル
Ｏとして出力するものであることを特徴とするものであ
る。
（作 用）
各優先順位信号（複数桁のコード信号）は各ゲート回路
に入力される。各ゲート回路においては、入力だある桁
の入力コード信号と、その桁と同一桁のコード信号同士
の論理和をとった桁別論理和回路からフィードバックさ
れる出力信号とを比較する。そして、前記入力コード信
号がレベルＩで且つ前記出力信号がレベルＯのときには
、前記桁よりも下位の桁の前記優先順位信号のコード信
号をレベルＯとして出力する。このようにして、各ゲー
ト回路から出力される各優先順位信号のうちの同一桁の
信号同士について、各桁別論理和回路によって論理和が
とられる。この論理和は各ゲト回路に先述のようにフィ
ードバックされる。このようにして、最終的に、最も高
い優先順位の優先順位信号がコード信号として装置から
出力される。
に入力される。各ゲート回路においては、入力だある桁
の入力コード信号と、その桁と同一桁のコード信号同士
の論理和をとった桁別論理和回路からフィードバックさ
れる出力信号とを比較する。そして、前記入力コード信
号がレベルＩで且つ前記出力信号がレベルＯのときには
、前記桁よりも下位の桁の前記優先順位信号のコード信
号をレベルＯとして出力する。このようにして、各ゲー
ト回路から出力される各優先順位信号のうちの同一桁の
信号同士について、各桁別論理和回路によって論理和が
とられる。この論理和は各ゲト回路に先述のようにフィ
ードバックされる。このようにして、最終的に、最も高
い優先順位の優先順位信号がコード信号として装置から
出力される。
（実施例）
第１図は本発明の一実施例のブロック図である。
チャネル１，１．・・・から出力される優先順位コド信
号２ （２ａ−２ｃ）、２ （２ａ 〜２ｃ）、−は、
それぞれ８つのレベルを持つものであり、そのため３ビ
ツトの信号、即ち、最上位信号２ ａ ％中位信号２ｂ
及び最下位信号２ｃの３つの信号によってコード化され
ている。これらのコード信号２．２．・・・はフィード
バック回路１．１，１１．・・・を介して修正優先順位
コード信号１２（１２ａ〜１２ｃ）、１２ （１２ａ〜
１２ｃ）、・・・とじて判定回路１３に加えられる。判
定回路１３は、それらのコード信号１２，１２．・・・
に基づいて優先順位を判定し、最も優先順位の高い信号
を判定結果コード信号（１４〜１６）として、即ち、最
上位判定結果コード信号１４、中位判定結果コード信号
１５及び最下位判定結果コード信号１６として出力する
。それらのコード信号１４〜１６のうちのコード信号１
４．１５はフィードバック回路１１．１１． ・・・に
フィードバックされる。フィードバック回路１１，１１
． ・・・では、フィードバックされたコード信号１４
．１５に応じ、優先順位コード信号１２（１２ａ〜１２
ｃ）、１２ （１２ａ〜１２ｃ）、・・・をそのままあ
るいは優先順位を小さい方へ変更して（レベルＩをレベ
ル０に強制的に変換して）出力する。
号２ （２ａ−２ｃ）、２ （２ａ 〜２ｃ）、−は、
それぞれ８つのレベルを持つものであり、そのため３ビ
ツトの信号、即ち、最上位信号２ ａ ％中位信号２ｂ
及び最下位信号２ｃの３つの信号によってコード化され
ている。これらのコード信号２．２．・・・はフィード
バック回路１．１，１１．・・・を介して修正優先順位
コード信号１２（１２ａ〜１２ｃ）、１２ （１２ａ〜
１２ｃ）、・・・とじて判定回路１３に加えられる。判
定回路１３は、それらのコード信号１２，１２．・・・
に基づいて優先順位を判定し、最も優先順位の高い信号
を判定結果コード信号（１４〜１６）として、即ち、最
上位判定結果コード信号１４、中位判定結果コード信号
１５及び最下位判定結果コード信号１６として出力する
。それらのコード信号１４〜１６のうちのコード信号１
４．１５はフィードバック回路１１．１１． ・・・に
フィードバックされる。フィードバック回路１１，１１
． ・・・では、フィードバックされたコード信号１４
．１５に応じ、優先順位コード信号１２（１２ａ〜１２
ｃ）、１２ （１２ａ〜１２ｃ）、・・・をそのままあ
るいは優先順位を小さい方へ変更して（レベルＩをレベ
ル０に強制的に変換して）出力する。
第２図は、上記フィードバック回路１１の一例を示すも
のである。最上位信号２ａはそのまま修正最上位コード
信号１２ａとなる。中位コード信号２ｂはＡＮＤゲート
３４によって制御されて修正中位コード信号１２ｂとな
る。このＡＮＤゲート３４の他方の入力端には、ＮＡＮ
Ｄゲート３２からの出力（最上位信号の判定結果を反映
させるための制御信号）が加えられている。このＮＡＮ
Ｄゲート３２の一方の入力端には最上位判定結果コード
信号１４か加えられ、他方の入力端には最上位コード信
号２ａがインバータ３０を介して加えられている。よっ
て、中位コード信号２ｂは、信号２ａ、１４に応じて制
御され、そのままあるいはレベル］が強制的にレベルＯ
にされて修正中位コード信号１２ｂとして出力される。
のである。最上位信号２ａはそのまま修正最上位コード
信号１２ａとなる。中位コード信号２ｂはＡＮＤゲート
３４によって制御されて修正中位コード信号１２ｂとな
る。このＡＮＤゲート３４の他方の入力端には、ＮＡＮ
Ｄゲート３２からの出力（最上位信号の判定結果を反映
させるための制御信号）が加えられている。このＮＡＮ
Ｄゲート３２の一方の入力端には最上位判定結果コード
信号１４か加えられ、他方の入力端には最上位コード信
号２ａがインバータ３０を介して加えられている。よっ
て、中位コード信号２ｂは、信号２ａ、１４に応じて制
御され、そのままあるいはレベル］が強制的にレベルＯ
にされて修正中位コード信号１２ｂとして出力される。
また、最下位コード信号２ｃは、ＡＮＤゲート３５の第
１入力端に加えられ、そのゲート３５によって制御され
て修正最下位コード信号１２ｃとなる。このＡＮＤゲー
ト３５の第２入力端にはＮＡＮＤゲート３３の出力（中
位コード信号の判定結果を反映させるための制御信号）
が加えられている。このＮＡＮＤゲート３３の一方の入
力端には中位判定結果信号１５が加えられ、他方の入力
端には中位信号２ｂがインバータ３１を介して加えられ
ている。ＮＡＮＤゲート３５の第３入力端には前記ＮＡ
ＮＤゲート３２の出力が加えられている。よって、最下
位コード信号２ｃは、信号２ａ、２ｂ、１４．１５に応
じて制御され、そのままあるいはレベル１が強制的にレ
ベル０にされて修正最下位コード信号１２ｃとして出力
される。
１入力端に加えられ、そのゲート３５によって制御され
て修正最下位コード信号１２ｃとなる。このＡＮＤゲー
ト３５の第２入力端にはＮＡＮＤゲート３３の出力（中
位コード信号の判定結果を反映させるための制御信号）
が加えられている。このＮＡＮＤゲート３３の一方の入
力端には中位判定結果信号１５が加えられ、他方の入力
端には中位信号２ｂがインバータ３１を介して加えられ
ている。ＮＡＮＤゲート３５の第３入力端には前記ＮＡ
ＮＤゲート３２の出力が加えられている。よって、最下
位コード信号２ｃは、信号２ａ、２ｂ、１４．１５に応
じて制御され、そのままあるいはレベル１が強制的にレ
ベル０にされて修正最下位コード信号１２ｃとして出力
される。
第１表
第１表は、信号２ａ、１４によって中位コード信号２ｂ
がどのように制御されて修正中位コード信号１２ｂとし
て出力されるかを示すものである。
がどのように制御されて修正中位コード信号１２ｂとし
て出力されるかを示すものである。
この第１表かられかるように、最上位コード信号２ａが
レベルＯで且つ最上位判定結果信号１４がレベル１のと
きには、中位コード信号２ｂの値に拘わりなく、修正中
位コード信号１２ｂはレベルＯとして出力される。これ
以外の場合には、中位コード信号２ｂはそのまま出力さ
れて修正中位コード信号１２ｂとなる。
レベルＯで且つ最上位判定結果信号１４がレベル１のと
きには、中位コード信号２ｂの値に拘わりなく、修正中
位コード信号１２ｂはレベルＯとして出力される。これ
以外の場合には、中位コード信号２ｂはそのまま出力さ
れて修正中位コード信号１２ｂとなる。
第２表
第２表は、信号２ａ、２ｂ、１４．１５ｉ：：よって最
下位コード信号２Ｃがどのように制御されて修正最下位
コード信号１２ｃとして出力されるかを示すものである
。この第２表かられかるように、最上位コード信号２ａ
がレベルＯで且つ判定最上位信号１４がレベル１である
こと、及び中位コード信号２ｂがレベルＯで且つ判定中
位信号１５がレベル１であることの２つの条件のうちの
少なくとも１つが満足されれば、最下位コード信号２ｃ
に拘わりなく、修正最下位コード信号１２ｃはレベルＯ
となる。これ以外のときは、最下位コード信号２Ｃがそ
のまま出力されて修正最下位コード信号１２ｃとなる。
下位コード信号２Ｃがどのように制御されて修正最下位
コード信号１２ｃとして出力されるかを示すものである
。この第２表かられかるように、最上位コード信号２ａ
がレベルＯで且つ判定最上位信号１４がレベル１である
こと、及び中位コード信号２ｂがレベルＯで且つ判定中
位信号１５がレベル１であることの２つの条件のうちの
少なくとも１つが満足されれば、最下位コード信号２ｃ
に拘わりなく、修正最下位コード信号１２ｃはレベルＯ
となる。これ以外のときは、最下位コード信号２Ｃがそ
のまま出力されて修正最下位コード信号１２ｃとなる。
第３図は、第１図の判定回路１３の詳細を示す。
この回路１３はＯＲゲート３６〜３８を有する。
ＯＲゲート３６の入力端には、フィードバック回路１１
，１１．・・・から出力される修正最上位コード信号１
２ａ、１２ａ、・・・が入力される。ＯＲゲト３６から
最上位判定結果信号１４が出力される。ＯＲゲート３７
及び３８の入力端に、フィドパツク回路１１，１１．・
・・から出力される修正中位コード信号１２ｂ、１２ｂ
、 ・・及び修正最下位コード信号１２ｃ １２ｃ
、・・・がそれぞれ入力される。ＯＲゲート３７．３８
から中位及び最下位判定結果信号１．５，１．６か出力
される。
，１１．・・・から出力される修正最上位コード信号１
２ａ、１２ａ、・・・が入力される。ＯＲゲト３６から
最上位判定結果信号１４が出力される。ＯＲゲート３７
及び３８の入力端に、フィドパツク回路１１，１１．・
・・から出力される修正中位コード信号１２ｂ、１２ｂ
、 ・・及び修正最下位コード信号１２ｃ １２ｃ
、・・・がそれぞれ入力される。ＯＲゲート３７．３８
から中位及び最下位判定結果信号１．５，１．６か出力
される。
このように構成された装置において優先順位の判定は次
のようにして行われる。即ち、チャネル１．１．・・・
から優先順位コード信号２（２ａ〜２ｃ） 、２ （２
ａ〜２ｃ）、−がフィードバック回路１１，１１．・・
・に加えられる。優先順位コード信号２，２ ・・・
のうちの最上位コード信号２ａ。
のようにして行われる。即ち、チャネル１．１．・・・
から優先順位コード信号２（２ａ〜２ｃ） 、２ （２
ａ〜２ｃ）、−がフィードバック回路１１，１１．・・
・に加えられる。優先順位コード信号２，２ ・・・
のうちの最上位コード信号２ａ。
２ａ、・・・はそのままフィードバック回路１］。
１１、・・・を通過して修正最上位コード信号１２ａ。
１２ａ、・・・として判定回路１３のＯＲゲート３６に
加えられる。ＯＲゲート３６からは最上位判定結果信号
１４が出力される。その信号１４はフィードバック回路
１１，１１． ・・・にフィードバックされる。フィー
ドバック回路１１，１１．・・・においては、最上位判
定結果信号１４と最上位コード信号２ａとに基づいて制
御が行われ、ＡＮＤゲ−ト３４，３４．・・・から修正
中位コード信号１２ｂ。
加えられる。ＯＲゲート３６からは最上位判定結果信号
１４が出力される。その信号１４はフィードバック回路
１１，１１． ・・・にフィードバックされる。フィー
ドバック回路１１，１１．・・・においては、最上位判
定結果信号１４と最上位コード信号２ａとに基づいて制
御が行われ、ＡＮＤゲ−ト３４，３４．・・・から修正
中位コード信号１２ｂ。
１２ｂ、・・・が出力される。それらの信号１２ｂ。
１２、・・は判定回路１３のＯＲゲート３７の入力端に
加えられる。ＯＲゲート３７からは中位判定結果信号１
５が出力される。その信号１５はバック回路１１，１１
．・・・にフィードバックされる。
加えられる。ＯＲゲート３７からは中位判定結果信号１
５が出力される。その信号１５はバック回路１１，１１
．・・・にフィードバックされる。
フィードバック回路１１，１１．・・・においては、最
上位及び中位判定結果信号１４．１５と最上位及び中位
コード信号２ａ、２ｂとに基づいて制御が行われ、ＡＮ
Ｄゲート３５． ３５．・・・から修正最下位コード信
号１２ｃ、１２ｃ、・・・が出力される。それらの信号
１２ｃ、１２ｃ、・・・は判定回路１３のＯＲゲート３
８の入力端に入力される。
上位及び中位判定結果信号１４．１５と最上位及び中位
コード信号２ａ、２ｂとに基づいて制御が行われ、ＡＮ
Ｄゲート３５． ３５．・・・から修正最下位コード信
号１２ｃ、１２ｃ、・・・が出力される。それらの信号
１２ｃ、１２ｃ、・・・は判定回路１３のＯＲゲート３
８の入力端に入力される。
ＯＲゲート３８からは最上位判定結果信号１６が出力さ
れる。
れる。
このようにして、チャネル１，１．・・・からの優先順
位コード信号２，２．・・・についての優先順位の判定
が、上位（２ａ、 ２ ａ、・・・）から下位（２ｃ
、 ２ ｃ、・・・）に向けて行われる。これにより
、チャネル１，１．・・・の中で最も大きな優先順位の
チャネルが判定される。
位コード信号２，２．・・・についての優先順位の判定
が、上位（２ａ、 ２ ａ、・・・）から下位（２ｃ
、 ２ ｃ、・・・）に向けて行われる。これにより
、チャネル１，１．・・・の中で最も大きな優先順位の
チャネルが判定される。
なお、上記実施例においては、優先順位コード信号２か
３桁の場合を示したが、フィードバック回路１１の判定
論理の桁数を増やすことにより、更に大きな桁数にも対
応することができることはもちろんである。また、実施
例中の各論理素子は、優先順位コード信号２の構成、論
理条件の扱いによって異なる。よって、そのコード信号
に応じて、上記実施例中の各論理素子として他の論理条
件の素子を組み合わせたものを用いることもできる。
３桁の場合を示したが、フィードバック回路１１の判定
論理の桁数を増やすことにより、更に大きな桁数にも対
応することができることはもちろんである。また、実施
例中の各論理素子は、優先順位コード信号２の構成、論
理条件の扱いによって異なる。よって、そのコード信号
に応じて、上記実施例中の各論理素子として他の論理条
件の素子を組み合わせたものを用いることもできる。
本発明の実施例によれば、各チャネルの優先順位コード
信号の優先順位の判定がコード化されたままでできる。
信号の優先順位の判定がコード化されたままでできる。
このため、配線を少なくして、配線領域を小さくするこ
とができる。さらに、各チャネルごとのデコーダや、コ
ード化して出力するためのエンコーダが不要となり、回
路規模も小さくすることか可能となる。また、判定回路
もＯＲゲートのみで構成することができ、従来の判定回
路よりもはるかに簡単な回路とすることができる。
とができる。さらに、各チャネルごとのデコーダや、コ
ード化して出力するためのエンコーダが不要となり、回
路規模も小さくすることか可能となる。また、判定回路
もＯＲゲートのみで構成することができ、従来の判定回
路よりもはるかに簡単な回路とすることができる。
よって、従来の装置と比べ、簡単で小規模な回路で優先
順位を判定でき、回路を小形にして、システムの信頼性
を上げることができる。
順位を判定でき、回路を小形にして、システムの信頼性
を上げることができる。
本発明によれば、コード化された優先順位コード信号を
コード化されたままで優先順位判定を行うことができ、
エンコーダやデコーダ及びそれに伴う配線等の周辺回路
が不必要であり、装置全体を小形で回路構成の簡単なも
のとすることができる。
コード化されたままで優先順位判定を行うことができ、
エンコーダやデコーダ及びそれに伴う配線等の周辺回路
が不必要であり、装置全体を小形で回路構成の簡単なも
のとすることができる。
３３・・・ＮＡＮＤＡＮＤ回路、３５・・・ＡＮＤ回路
、３６．３７．３８・・・ＯＲ回路。
、３６．３７．３８・・・ＯＲ回路。
Claims (1)
- 【特許請求の範囲】 複数桁のコード信号としての優先順位信号の複数のそれ
ぞれについての通過、阻止を決める複数のゲート回路と
、 前記複数のゲート回路からそれぞれ出力される各優先順
位信号のうちの同一桁のコード信号を入力させ、同一桁
の信号についての論理和をとる複数の桁別論理和回路と
、 を備え、 前記各ゲート回路は、入力されたある桁の入力コード信
号と、その桁と同一桁のコード信号同士の論理和をとっ
た前記桁別論理和回路からの出力信号とを比較し、前記
入力コード信号がレベルＩで且つ前記出力信号がレベル
Ｏのときに、前記桁よりも下位の桁のコード信号をレベ
ルＯとして出力するものであることを特徴とする優先順
位判定装置。
Priority Applications (5)
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|---|---|---|---|
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Applications Claiming Priority (1)
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