JPH02196525A - ビタビ復号器におけるパスメモリ入力方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はビタビ復号器のパスメモリ入力方法、特にパス
メモリの初期値をある値に設定することによりパスメモ
リ容量を小さくすることのできるパスメモリ入力方法の
改良に関するものである。

［従来の技術］ 主として静止軌道衛星を仲介した衛星通信が各種の商用
通信として実用化されており、固定点放送あるいは移動
体通信に対応可能なメディアとしてその有効性が著しく
拡大されている。

この種の衛星通信には近年デジタル技術が導入されてお
り、デジタル変調された信号がデータ伝送され、これが
受信部においてデジタル復調される。

このようなデジタル衛星通信において、周知のように衛
星回線は地上データ回線網に比べその伝搬遅延時間や雑
音の分布について異なる性質を有し、このため、衛星回
線に対しては地上回線とは異なった誤り制御技術を採用
する必要がある。

すなわち、衛星回線においては、伝送路に加わる雑音が
各種のガウス雑音と考えることができ、また符号量干渉
が無視できる程度に伝送速度が低い場合には、各符号間
で雑音は独立したものと考えられる。また、衛星回線は
、離散的で無記憶の二元対称通信路として表現すること
ができる。

従って、このような特徴を利用しながら、衛星通信では
、各種の誤り制御技術が用いられている。

従来における誤り制御方式として、畳込符号化が周知で
あり、送信される情報ビットが長いブロックではなく、
この符号化方式は情報が連続的に符号化器に入力される
場合に特に適し、情報シンボルの系列が自動的に符号化
される。すなわち、情報シンボルはＫ（拘束長）段のシ
フトレジスタを通り連続的にシフトされ、シフト毎にｖ
個の符号化シンボルが発生し送信される。このＶ個の符
号化シンボルはパリティ検査、つまりシフトレジスタの
いくつかの段における内容の論理和を取ることによって
発生される。前記シフトレジスタの長さＫは符号の拘束
長と呼ばれており、符号化率はＲ−１／　ｖである。一
般に、ランダムに選んだ畳込符号の誤り率は、拘束長の
増加と共に指数関数的に減少することが知られている。

一方、前述した畳込符号を復号するアルゴリズムとして
ビタビ復号方式が用いられている。

ビタビ復号アルゴリズムによれば、与えられた節点に至
る２つのバスが調べられ、符号化器で用いられたことが
最も確からしいバスが選択され、この最も確からしいバ
ス（残存バス）が保存され他は捨てられる。そして、こ
の手順が各格子レベルの全ての状態に対して繰り返され
る。

第２図には従来におけるビタビ復号方式の概略構成が示
されており、衛星回線から取り込まれた入力信号Ｐ、Ｑ
は入力インターフェース１０にて信号変換され、これが
加算比較器１２にてビタビ復号演算された後パスメモリ
１４に記憶される。

図示した従来装置において、加算比較器１２には複数の
メトリックメモリ１６が接続されている。

加算比較器１２において、各節点で結合した２つのバス
の累積計量が比較され、最大の計、量を持つバスだけが
保存され、他のバスが捨てられ、この手順を繰返して全
ての残存バスが決定される。

この残存バスはパスメモリ１４に順次記憶される。

以上のようにして、ビタビ復号では、復号動作は後戻り
をすることなく常に前向きの加算比較により処理され、
復号の１段階毎に各種の計量を決定し累積計量を求め二
者択一によって適切なバスを決定するのみの単純な操作
の繰返しが行われる。

しかしながら、もちろん、各状態毎に前記操作が行われ
るので、復号器の複雑さは状態の数に比例し、符号の拘
束長によって指数関数的に増加する特徴を有する。従っ
て、この欠点は全てのバスの情報を蓄積するために膨大
なメモリ（２）（−１ＸＬ（Ｌは情報ビット個数））ビ
ットの残存パスメモリを必要とする。

そして、図から明らかな如く、通常、加算比較器１２の
出力データはパスメモリ１４のセレクタデータとして用
いられ、このときに最も確からしいバスが選択され、通
常、「０」または「１」がパスメモリに記憶される。そ
して、このようにして順次例えば４０段階（ｍ）のパス
メモリ更新が行われ、最終的に出力回路１８が各パスメ
モリの中から最も確からしい行信号を出力することとな
り、この最も確からしい行を選択するためにメトリック
メモリ１６の累積計量最大値が用いられ、この累積計量
最大値に該当するパスメモリ１４の行が出力回路１８か
ら取り出される。

第３図にはこのような従来におけるパスメモリの入力構
造が示されており、パスメモリ１４はｍビット例えば４
０ビツトのメモリ段を有し、更にその行はＮ−２に−１
（Ｋは畳込符号化の拘束長）に設定されている。

そして、これらの各パスメモリはセレクタ入力（Ｓ　Ｅ
　Ｌ）を有し、前記加算比較器１２の出力データをセレ
クタ信号として用い、各パスメモリへの残存バスの人力
を制御している。

［発明が解決しようとする課！］ 以上のように、ビタビ復号方式によれば、符号化及び操
作が容易である利点を有するが、一方においで必要なメ
モリが膨大となりまた一般的に実現しやすい汎用メモリ
を用いたシリアル方式においては、タイミング設計が複
雑な上、動作速度がパラレル方式の１　／　２　Ｋ−’
以下となってしまう欠点があった。

特に、前記従来のパスメモリ入力方法によれば、各パス
メモリのビットに順次加算比較結果を記憶させていき、
例えば３０ビツトの全節点に関してパスメモリの順次記
憶が必要であり、この結果、パスメモリの容量が多数必
要であるという問題があった。

本発明は上記従来の課題に鑑みなされたものであり、そ
の目的は、ビタビ復号におけるパスメモリ入力を容易に
行い、かつ回路規模を減少することのできる改良された
ビタビ復号方式を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明は、加算比較器の出
力データによってパスメモリの入力を行う際に、加算比
較器出力を単にパスメモリのセレクタデータとして用い
るものでなく、入力データそのものとして取り扱うこと
を可能にしたことを特徴とする。

［作用コ 従って、本発明によれば、パスメモリの記憶内容を直接
加算比較器の出力そのものとすることが可能となる。

そして、ビタビ復号において、パスメモリの内容を詳細
に検討した結果、本発明者は、パスメモリのにビット目
の内容はパスメモリ選択信号として用いられる加算比較
器出力と同一内容として現れることに着目した。

すなわち、畳込符号化において拘束長をＫとすると、必
然的にパスメモリにおいては、そのにビット目に加算比
較器出力が現れ、本発明者はこのメモリ内容の再現状態
に着目し、従来のパスメモリ選択信号と拘束長に個目の
ビットに同一のバス情報パターンが再現されることから
、前述し、た本発明の説明から明らかな如く、本発明に
おいて、パスメモリ選択信号に加算比較器の出力をその
まま入力できるように構成し、パスメモリのにビットに
直接加算比較器の出力を記憶させ、これによってに−１
ビツトのパスメモリ容量の削減可能としたことを特徴と
する。

［実施例］ 以下、図面に基づき本発明の好適な実施例を説明する。

本発明におけるビタビ復号器も前述した第２図と同様の
構成からなり、但し、そのパスメモリ１４は第１図に示
される如く、そのセレクタ入力（Ｓ　Ｅ　Ｌ）の他にデ
ータ端子（Ｄ）に加算比較器１２の出力が直接取り込ま
れる構成からなる。

すなわち、加算比較器１２の出力は、従来と同様に、パ
スメモリ１４の各セレクタ入力（ＳＥＬ）に供給され、
パスメモリ１４の各ビットにそれぞれ加算比較結果に基
づいた「０」または「１」等の情報を記憶できると共に
、加算比較器１２の出力そのものをインバータから入力
端子りに供給可能である。

そして、本発明によれば、パスメモリ１４はその初段ビ
ットに従来のに番目のビットを配置し、ビタビ復調の頭
初において加算比較器１２の出力をそのままにビットの
入力としてデータ端子りからパスメモリ１４の初段ビッ
トＫにそのまま記憶させることを特徴とする。

これが、前述したように、拘束長にの場合、Ｋ番目のビ
ットに初期ビットと同一のビット情報パターンが現れる
ことを利用し、パスメモリ１４自体の構成を従来と比較
してに−１だけ少ないビット構成とし、その初段に直接
加算比較器１２の出力をそのまま記憶させることを特徴
とするものである。

従って、本発明によれば、従来初段ビットから順次加算
比較器１２の出力に応じてｒＯＪまたは「１」が選択的
に供給されていたのに対し、直接パスメモリ１４のに番
目のビットに加算比較器１２の出力をそのまま従来のセ
レクタ入力ではなくデータ人力りに供給し、これによっ
てに番目の再現パスメモリパターンをビタビ復号の初期
にパスメモリ１４に記憶させることができる。

そして、この初段ビットの設定が完了した後には従来と
同様に、加算比較器１２の出力は再びセレクタ人力（Ｓ
　Ｅ　Ｌ）に供給され、順次必要なパスメモリの更新が
行われる。

従って、本発明によれば、第１図のパスメモリ１４の構
成から明らかなように、その初段ビットかに番目のビッ
トとなることから、（Ｋ−１）までのメモリビットを全
て除去することができ、パスメモリ１４の構成を著しく
簡素化することが可能となる。

［発明の効果］ 以上説明したように、本発明によれば、パスメモリに直
接加算比較器のデータをメモリデータとして供給するこ
とから、パスメモリに生じる再現データを直接初期設定
して後のデータ省略することが可能となり、これによっ
て拘束長Ｋに対して（Ｋ−１）ビットだけパスメモリ基
を減少することが可能となり、これにより、例えば従来
におけるパスメモリ長ｍ−４０．拘束長に−７の場合、
約１７％のメモリ容量削減を達成することが可能となる
。

周知のようにビタビ復号器においては、全体の回路に対
するパスメモリの占める割合は約５０％におよび、前記
パスメモリ自体の規模削減は全体回路規模を著しく減少
させることが可能となり、またこのようなパスメモリの
削減によって入出方間遅延をに一１ビット減少させるこ
とができる。

【図面の簡単な説明】 第１図は本発明に係るパスメモリ入力方法を説明するた
めのパスメモリと加算比較器との関係を示す説明図、 第２図は本発明が適用されるビタビ復号器の全体的な構
成を示す説明図、 第３図は従来におけるパスメモリ入力方法を示す説明図
である。 １２　・・・　加算比較器 １４　・・・　パスメモリ １６　・・・　メトリックメモリ

Claims (1)

1. 【特許請求の範囲】 符号化伝送された入力データを加算比較して順次メトリ
   ックメモリに記憶すると共に、該加算比較の内容に応じ
   て各節点段階毎に最も確からしいパスをパスメモリに記
   憶しこれを繰返すビタビ復号器において、 前記パスメモリにおけるパス選択は加算比較器のセレク
   タデータにて行われると共に、加算比較器の出力データ
   をそのままパスメモリのパスデータとして用いることを
   可能とし、 復号開始時のパスメモリの初期設定をＫビット（Ｋは畳
   込符号化の拘束長）に直接加算比較器の出力データを記
   憶させ、パスメモリ長を減少させたことを特徴とするビ
   タビ復号器におけるパスメモリ入力方法。