JPH021968A - ダイナミツク半導体メモリ用１トランジスタセル装置とその製法 - Google Patents
ダイナミツク半導体メモリ用１トランジスタセル装置とその製法Info
- Publication number
- JPH021968A JPH021968A JP63299374A JP29937488A JPH021968A JP H021968 A JPH021968 A JP H021968A JP 63299374 A JP63299374 A JP 63299374A JP 29937488 A JP29937488 A JP 29937488A JP H021968 A JPH021968 A JP H021968A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- groove
- layer
- doped
- cell device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、蓄積すべき電荷のためのコンデンサがトレン
チコンデンサとして基板内に形成され、その際第１Ｔｉ
極は前記基板によって形成され、電荷を蓄積する第２電
極は溝内に充填されてドーピングされた多結晶シリコン
によって形成され、前記コンデンサは、絶縁層によって
分離され、絶縁形ゲート電極（トランスファー電極／ワ
ードライン）と前記絶縁層上に設けられた再結晶化シリ
コン層内に作成されたソース／ドレイン領域とを備えて
前記基板の表面に位置する電界効果トランジスタ（選択
トランジスタ）の下方に配置され、前記ソース／ドレイ
ン領域に導電性コンタクトを介して結合されるような、
トレンチコンデンサを備えたダイナミック半導体メモリ
用３次元形ｌトランジスタセル装置とその製法に関する
。
チコンデンサとして基板内に形成され、その際第１Ｔｉ
極は前記基板によって形成され、電荷を蓄積する第２電
極は溝内に充填されてドーピングされた多結晶シリコン
によって形成され、前記コンデンサは、絶縁層によって
分離され、絶縁形ゲート電極（トランスファー電極／ワ
ードライン）と前記絶縁層上に設けられた再結晶化シリ
コン層内に作成されたソース／ドレイン領域とを備えて
前記基板の表面に位置する電界効果トランジスタ（選択
トランジスタ）の下方に配置され、前記ソース／ドレイ
ン領域に導電性コンタクトを介して結合されるような、
トレンチコンデンサを備えたダイナミック半導体メモリ
用３次元形ｌトランジスタセル装置とその製法に関する
。
このような装置はヨーロッパ特許出願公開第０１６７７
６４号公報および１９８５年に発行された「アイイーデ
イ−エム・ダイジェスト・オン・テクニカル・ペーパー
ズ（ＩＥＤＭ口ｉｇｅｓｔ ｏｒ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ ） 」の第７１８頁〜第７２１（特に
第１図）に掲載されたオオクラ氏等の報告書「ア・スリ
ーディメンショナル・デーラム・セル・オン・スタック
ド・スイッチング−トランジスタ・イン・ニスオーアイ
（＾Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ ＤＲＡＭＣ
ｅｌｌ ｏｆ ５ｔａｃｋｅｄ Ｓｗｉｔｃｈｉｎｇ−
Ｔｒａｎｓｉｓｔｅｒ ｉｎ ５０１）”に記載されて
いる。なお、Ｓｏｌ技術とはいわゆるシリコン・オン・
インシュレータ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔ
ｏｒ）技術のことである。
６４号公報および１９８５年に発行された「アイイーデ
イ−エム・ダイジェスト・オン・テクニカル・ペーパー
ズ（ＩＥＤＭ口ｉｇｅｓｔ ｏｒ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ ） 」の第７１８頁〜第７２１（特に
第１図）に掲載されたオオクラ氏等の報告書「ア・スリ
ーディメンショナル・デーラム・セル・オン・スタック
ド・スイッチング−トランジスタ・イン・ニスオーアイ
（＾Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ ＤＲＡＭＣ
ｅｌｌ ｏｆ ５ｔａｃｋｅｄ Ｓｗｉｔｃｈｉｎｇ−
Ｔｒａｎｓｉｓｔｅｒ ｉｎ ５０１）”に記載されて
いる。なお、Ｓｏｌ技術とはいわゆるシリコン・オン・
インシュレータ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔ
ｏｒ）技術のことである。
他の１トランジスタセル−トレンチコンデンサ装置はヨ
ーロッパ特許出願公開第０２３４３８４号公報および第
０１０８３９０号公報（これらにおいてはＳｏｌ技術は
用いられていない）に記載されている。
ーロッパ特許出願公開第０２３４３８４号公報および第
０１０８３９０号公報（これらにおいてはＳｏｌ技術は
用いられていない）に記載されている。
これらの全ての装置においては、自由に使用出来るセル
表面が小さいという理由からダイナミックメモリ（ＤＲ
ＡＭ）におけ実装密度を高めるため、また雑音余裕度の
ために必要な容量の大きさが３０〜５０ｆＦであるとい
うことに基づいて、コンデンサはトレンチ（溝）セルと
して実施されるという点が共通している。
表面が小さいという理由からダイナミックメモリ（ＤＲ
ＡＭ）におけ実装密度を高めるため、また雑音余裕度の
ために必要な容量の大きさが３０〜５０ｆＦであるとい
うことに基づいて、コンデンサはトレンチ（溝）セルと
して実施されるという点が共通している。
トレンチセルにおいて３次元方向を利用することによっ
て、最小スペースにて４０ｆＦのセル容量を実現するこ
とができる。
て、最小スペースにて４０ｆＦのセル容量を実現するこ
とができる。
オオクラ氏の報告書に記載されているようなＳ０１技術
を導入することによって、ソフトエラーに対する反応が
低減され、５μｍ２程度の小さな所要面積を実現可能に
なる。
を導入することによって、ソフトエラーに対する反応が
低減され、５μｍ２程度の小さな所要面積を実現可能に
なる。
（発明が解決しようとする課題〕
本発明の課題は、セル当たりについて３μｍ２以下の最
小所要面積で実現可能でありかつパンチスルーおよびソ
フトエラー反応が回避されるような、大規模集積形ダイ
ナミック半導体メモリのための冒頭で述べた種類の３次
元形ｌトランジスタセル装置を提供することにある。
小所要面積で実現可能でありかつパンチスルーおよびソ
フトエラー反応が回避されるような、大規模集積形ダイ
ナミック半導体メモリのための冒頭で述べた種類の３次
元形ｌトランジスタセル装置を提供することにある。
本発明の他の課題は、このような集積度を存するこのセ
ルを！Ｊ積回路に出来る限り簡単でかつ技術的に管理可
能なステップにて製造することが出来るようにすること
にある。
ルを！Ｊ積回路に出来る限り簡単でかつ技術的に管理可
能なステップにて製造することが出来るようにすること
にある。
Ｃ課題を解決するための手段］
このような課題を解決するために、本発明によれば、冒
頭で述べた種類の３次元形ｌトランジスタセル装置は、 ａ）導電性コンタクトが溝の上部において基板内に設け
られた溝開口部の非対称拡大部によって形成され、その
非対称拡大部には前記溝内の多結晶シリコンと同様にド
ーピングされた多結晶シリコンが充填され、前記導電性
コンタクトは電荷を蓄積するコニ／アンサの第２電極の
部分領域を形成し、 ｂ）トランジスタを前記コンデンサから分離する絶縁層
が、前記溝開口部の非対称拡大部と並んで、本来の溝断
面と同じ幾何形状にて前記溝内に配置され、 ｃ）ｉ？Ｉ記トランジスタのゲート電極が絶縁層とその
絶縁層の上に設けられた再結晶化シリコン層との上に配
置され、前記再結晶化シリコン層内に形成されたソース
領域は前記溝開口部の非対称拡大部内の前記導電性接触
に重畳される、ことを特徴とする。
頭で述べた種類の３次元形ｌトランジスタセル装置は、 ａ）導電性コンタクトが溝の上部において基板内に設け
られた溝開口部の非対称拡大部によって形成され、その
非対称拡大部には前記溝内の多結晶シリコンと同様にド
ーピングされた多結晶シリコンが充填され、前記導電性
コンタクトは電荷を蓄積するコニ／アンサの第２電極の
部分領域を形成し、 ｂ）トランジスタを前記コンデンサから分離する絶縁層
が、前記溝開口部の非対称拡大部と並んで、本来の溝断
面と同じ幾何形状にて前記溝内に配置され、 ｃ）ｉ？Ｉ記トランジスタのゲート電極が絶縁層とその
絶縁層の上に設けられた再結晶化シリコン層との上に配
置され、前記再結晶化シリコン層内に形成されたソース
領域は前記溝開口部の非対称拡大部内の前記導電性接触
に重畳される、ことを特徴とする。
本発明の第二の課題を解決するために、本発明によれば
、３次元形ｌトランジスタセル装置の製造方法は、次の
工程 ａ）ｐ” ドーピングされた半導体騙捩内にメモリコ
ンデンサの大きさに応じて溝を設ける、ｂ）メモリ溝の
潔さの最大２０％の深さにて前記基板に溝断面積の最大
半分の面積を持つ非対称拡大部を溝の開口部にエツチン
グ形成する、Ｃ）溝内壁（２，３）上にコンデンサ用の
誘電体層を設ける、 ｄ）ｎ” ドーピングされた多結晶シリコンを（拡大
部を含めて）前記溝に充填する、 ｅ）本来の溝の断面を存するｎ゛形多結晶シリコン層内
に富みを作成するために、溝開口部の非対称拡大部の領
域に予めマスクを施した後、多結晶シリコンに再エツチ
ングを行う、 ｒ）前記窪みにＳｉＯ２をＣＶＤ法（化学的気相成長法
）によって充填し、表面を平坦化する、ｇ）ホウ素を低
ドーピングされた多結晶またはアモルファスシリコン層
の堆積およびそれに続いて５００〜６５０ ’Ｃの範囲
で行われる焼戻しによって再結晶化を図る、 ｈ）隣接するトレンチコンデンサの絶縁を図るための溝
を設け、この溝内にＳｉＯ２を充填する、ｉ）ゲート酸
化物を成長させ、ゲート電極を作成し、注入マスクとし
て前記ゲート電極を使用してヒ素のイオン注入によりソ
ース／ドレイン領域を設けることによってトレンチコン
デンサ上に選択トランジスタを作り、その際ソース領域
が、溝の非対称拡大部内に位置してコンデンサのｎ゛接
触形成するｎ″領域重畳されるようにする、Ｊ）中間絶
縁層を設け、接触孔を開け、ビットライン接触およびワ
ードラインを完成させる、を有することを特徴とする。
、３次元形ｌトランジスタセル装置の製造方法は、次の
工程 ａ）ｐ” ドーピングされた半導体騙捩内にメモリコ
ンデンサの大きさに応じて溝を設ける、ｂ）メモリ溝の
潔さの最大２０％の深さにて前記基板に溝断面積の最大
半分の面積を持つ非対称拡大部を溝の開口部にエツチン
グ形成する、Ｃ）溝内壁（２，３）上にコンデンサ用の
誘電体層を設ける、 ｄ）ｎ” ドーピングされた多結晶シリコンを（拡大
部を含めて）前記溝に充填する、 ｅ）本来の溝の断面を存するｎ゛形多結晶シリコン層内
に富みを作成するために、溝開口部の非対称拡大部の領
域に予めマスクを施した後、多結晶シリコンに再エツチ
ングを行う、 ｒ）前記窪みにＳｉＯ２をＣＶＤ法（化学的気相成長法
）によって充填し、表面を平坦化する、ｇ）ホウ素を低
ドーピングされた多結晶またはアモルファスシリコン層
の堆積およびそれに続いて５００〜６５０ ’Ｃの範囲
で行われる焼戻しによって再結晶化を図る、 ｈ）隣接するトレンチコンデンサの絶縁を図るための溝
を設け、この溝内にＳｉＯ２を充填する、ｉ）ゲート酸
化物を成長させ、ゲート電極を作成し、注入マスクとし
て前記ゲート電極を使用してヒ素のイオン注入によりソ
ース／ドレイン領域を設けることによってトレンチコン
デンサ上に選択トランジスタを作り、その際ソース領域
が、溝の非対称拡大部内に位置してコンデンサのｎ゛接
触形成するｎ″領域重畳されるようにする、Ｊ）中間絶
縁層を設け、接触孔を開け、ビットライン接触およびワ
ードラインを完成させる、を有することを特徴とする。
本発明のセル装置によれば、セル当たりについて３μｍ
２以下という非常に小さい所要面積でよく、それゆえ非
常に高い集積密度が得られる。パンチスルーのような好
ましくない付随現象は心配する必要がない。さらに、ソ
フトエラー反応は非常に僅少である。製造技術はトレン
チプロセスと、Ｓｏｌプロセスと、スイッチングトラン
ジスタのための標準ＭＯＳプロセスとの組合わせによっ
て構成される。一部プロセスがＳｏｌプロセスによって
構成されるにも拘わらず、フローティング基板特有の公
知の欠点は回避される。ＳＯＳプロセスはそれどころか
トランジスタ特性を最適化するために利用することが出
来る。
２以下という非常に小さい所要面積でよく、それゆえ非
常に高い集積密度が得られる。パンチスルーのような好
ましくない付随現象は心配する必要がない。さらに、ソ
フトエラー反応は非常に僅少である。製造技術はトレン
チプロセスと、Ｓｏｌプロセスと、スイッチングトラン
ジスタのための標準ＭＯＳプロセスとの組合わせによっ
て構成される。一部プロセスがＳｏｌプロセスによって
構成されるにも拘わらず、フローティング基板特有の公
知の欠点は回避される。ＳＯＳプロセスはそれどころか
トランジスタ特性を最適化するために利用することが出
来る。
次に、本発明の実施例を図面に基づいて詳細に説明する
。
。
策±阿：ｐドーピング（１０１１′ＣＩＢ−３よりも大
きいＮａ）を有する高ドーピングのシリコン基板工から
出発して、ｌ ／／ｍＸ １μｍの正方形断面を有する
深さ約６μｍの（溝）トレンチ２がエツチングされる。
きいＮａ）を有する高ドーピングのシリコン基板工から
出発して、ｌ ／／ｍＸ １μｍの正方形断面を有する
深さ約６μｍの（溝）トレンチ２がエツチングされる。
！１１：次に溝２の側壁が非対称にエツチングされ、そ
れにより、満２の開口部には深さ約１μｍ、幅０．４μ
ｍの拡大部３が形成される。その後、満２の側壁と非対
称拡大部３とには、有効層厚１５ｎｍの酸化シリコン・
窒化シリコン・酸化シリコンから成る３層誘電体４が設
けられる。
れにより、満２の開口部には深さ約１μｍ、幅０．４μ
ｍの拡大部３が形成される。その後、満２の側壁と非対
称拡大部３とには、有効層厚１５ｎｍの酸化シリコン・
窒化シリコン・酸化シリコンから成る３層誘電体４が設
けられる。
ｍ：溝２．３．４には高ドーピング（ヒ素）された多結
晶シリコン５が充填される。この多結晶シリコン５は電
荷蓄積のための電極として使用サレる。他の電極は高ド
ーピングのシリコン基板ｌによって形成される。
晶シリコン５が充填される。この多結晶シリコン５は電
荷蓄積のための電極として使用サレる。他の電極は高ド
ーピングのシリコン基板ｌによって形成される。
１土園：溝２に充填された多結晶シリコン５は、本来の
溝２の断面を有する窪み（矢印６参照）を形成するため
に、約０．５μｍだけ再エツチングされる。溝２の片側
（非対称）拡大部３はマスキングによってこのエツチン
グステップの影響を受けないでいる（図示されていない
）、、というのは、かかる拡大部は後で形成すべき選択
トランジスタの接触を構成するからである。このように
して製作された孔６内には化学的気相成長法（ＣＶＤ）
によって酸化シリコン（ＳｉＯ□）７が形成される。こ
の酸化シリコン７はトレンチコンデンサ１１４．５と後
で形成される選択トランジスタとの間を絶縁するために
使われる。
溝２の断面を有する窪み（矢印６参照）を形成するため
に、約０．５μｍだけ再エツチングされる。溝２の片側
（非対称）拡大部３はマスキングによってこのエツチン
グステップの影響を受けないでいる（図示されていない
）、、というのは、かかる拡大部は後で形成すべき選択
トランジスタの接触を構成するからである。このように
して製作された孔６内には化学的気相成長法（ＣＶＤ）
によって酸化シリコン（ＳｉＯ□）７が形成される。こ
の酸化シリコン７はトレンチコンデンサ１１４．５と後
で形成される選択トランジスタとの間を絶縁するために
使われる。
？＋’Ｓ ５ ［ｆｆｌ ：表面の平坦化後、ホウ素を
低ドーピングされた多結晶シリコンまたはアモルファス
シリコン８が基板の表面上に析出される。この析出した
シリコン層８のその後の再結晶化のために、次の方法が
提案される。
低ドーピングされた多結晶シリコンまたはアモルファス
シリコン８が基板の表面上に析出される。この析出した
シリコン層８のその後の再結晶化のために、次の方法が
提案される。
１１層８はシリコンの注入（図示されていない）によっ
て補助的にアモルファス化することの出来るアモルファ
スシリコンから成る。５５０〜６００℃にてその後に焼
戻しを行うと、この層８はトレンチコンデンサおよび５
ｉｎ２領域７上で垂直方向（矢印１７参照）および水平
方向（矢印１８参照）に再結晶化される。これは第５図
に示されている。
て補助的にアモルファス化することの出来るアモルファ
スシリコンから成る。５５０〜６００℃にてその後に焼
戻しを行うと、この層８はトレンチコンデンサおよび５
ｉｎ２領域７上で垂直方向（矢印１７参照）および水平
方向（矢印１８参照）に再結晶化される。これは第５図
に示されている。
２、Ｐ−エピタキシャル層１０を備えたｐ゛シリコン基
板ｌが使用される。トレンチコンデンサｌ、４．５の製
作後、アモルファスシリコン層８が析出される。このア
モルファスシリコン層８は垂直方向の表面エピタキシー
または水平方向の表面エピタキシーによって再結晶化さ
れる。結晶品質が充分ではない場合、この層８は補助的
にレーザ光線によって再結晶化することが出来る。トレ
ンチコンデンサ１２．４．５のための０４接触１１がそ
の後にマスクプロセスおよび焼戻し／拡散によって作ら
れる。これは第６図に示されている。
板ｌが使用される。トレンチコンデンサｌ、４．５の製
作後、アモルファスシリコン層８が析出される。このア
モルファスシリコン層８は垂直方向の表面エピタキシー
または水平方向の表面エピタキシーによって再結晶化さ
れる。結晶品質が充分ではない場合、この層８は補助的
にレーザ光線によって再結晶化することが出来る。トレ
ンチコンデンサ１２．４．５のための０４接触１１がそ
の後にマスクプロセスおよび焼戻し／拡散によって作ら
れる。これは第６図に示されている。
３、トレンチコンデンサｌ、２．４．５の形成後、ＣＶ
Ｄまたは熱酸化層１２が析出または形成される。この層
１２はｎ゛接触ｌｌ上のところがエツチング除去される
。それに続いて、この領域は局部選択性エピタキシー（
矢印２１参照）によって充填される。その後、全面に亘
って多結晶シリコン層８の析出が行われる。この多結晶
シリコン層８はその後レーザ光線によって再結晶化され
る。これは第７図に示されている。
Ｄまたは熱酸化層１２が析出または形成される。この層
１２はｎ゛接触ｌｌ上のところがエツチング除去される
。それに続いて、この領域は局部選択性エピタキシー（
矢印２１参照）によって充填される。その後、全面に亘
って多結晶シリコン層８の析出が行われる。この多結晶
シリコン層８はその後レーザ光線によって再結晶化され
る。これは第７図に示されている。
しかしながら、第３番目の方法と同様にトレンチコンデ
ンサの形成後に、全面にＬＰＧＶＤ酸化層が析出され、
ｎ゛接触ところがエツチング除去されるようにすること
も同様に可能である。その後、アモルファスシリコンの
析出が行われ、それに続いて平坦化の再エツチングがな
される。アモルファス化のためにシリコンのイオン注入
後、５５０〜６００’Ｃにてｎ′接触１１から出発して
基板１に到る横方向の固定相エピタキシーが実施される
。
ンサの形成後に、全面にＬＰＧＶＤ酸化層が析出され、
ｎ゛接触ところがエツチング除去されるようにすること
も同様に可能である。その後、アモルファスシリコンの
析出が行われ、それに続いて平坦化の再エツチングがな
される。アモルファス化のためにシリコンのイオン注入
後、５５０〜６００’Ｃにてｎ′接触１１から出発して
基板１に到る横方向の固定相エピタキシーが実施される
。
星１■：析出シリコンＲ１Ｂの厚さは約０．４μｍの大
きさにすべきである。第５図から出発して再結晶化後こ
の層８内に選択トランジスタがトレンチコンデンサｌ、
２．４．５上に設けられる前に、パンチスルーと隣接す
るセル間のクロストークとを回避するためにいわゆるボ
ックス絶縁が実施される。このボックス絶縁は、基板ｌ
または再結晶化シリコン層８内に幅０．５μｍ、５さ０
．７μｍの溝１３がエツチングされる。この溝１３には
その後に酸化シリコンが充填される。
きさにすべきである。第５図から出発して再結晶化後こ
の層８内に選択トランジスタがトレンチコンデンサｌ、
２．４．５上に設けられる前に、パンチスルーと隣接す
るセル間のクロストークとを回避するためにいわゆるボ
ックス絶縁が実施される。このボックス絶縁は、基板ｌ
または再結晶化シリコン層８内に幅０．５μｍ、５さ０
．７μｍの溝１３がエツチングされる。この溝１３には
その後に酸化シリコンが充填される。
星１割ニホウ素をドーピングされた再結晶化シリコン層
８内に選択トランジスタが形成される。
８内に選択トランジスタが形成される。
このために、先ず最初にゲート酸化層１４が成長させら
れ、その上にはドーピングされた多結晶シリコンまたは
金属シリサイドから構成されたゲート電ｉ１５が析出さ
れる。ヒ素のイオン注入（矢印９参照）により、注入マ
スクとしてゲー電極１５を使用して、ソース／ドレイン
領域１６ａ、１６ｂが形成される。その際、ヒ素領域１
６ａは出来る限り良好にコンデンサのｎ゛接触１１に重
畳されるように配慮される。
れ、その上にはドーピングされた多結晶シリコンまたは
金属シリサイドから構成されたゲート電ｉ１５が析出さ
れる。ヒ素のイオン注入（矢印９参照）により、注入マ
スクとしてゲー電極１５を使用して、ソース／ドレイン
領域１６ａ、１６ｂが形成される。その際、ヒ素領域１
６ａは出来る限り良好にコンデンサのｎ゛接触１１に重
畳されるように配慮される。
このように標準技術によって作られたトランジスタは約
０．８μｍの有効チャネル長とｌｌＩｍの幅とを有する
。トレンチコンデンサの容量の見積を行うと、Ｃは約５
５ｆＦｔ’ある。ソノ際、ＩＩＩｍ”の断面積の場合に
は５μｍの最小有効深さが基礎となっている。トレンチ
の内部（５）に電荷が蓄積され、隣接するトレンチ間に
ボックス絶縁部（１３）を設けるとソフトエラー反応が
生じないので、上述した容量は充分に設定することがで
きる。
０．８μｍの有効チャネル長とｌｌＩｍの幅とを有する
。トレンチコンデンサの容量の見積を行うと、Ｃは約５
５ｆＦｔ’ある。ソノ際、ＩＩＩｍ”の断面積の場合に
は５μｍの最小有効深さが基礎となっている。トレンチ
の内部（５）に電荷が蓄積され、隣接するトレンチ間に
ボックス絶縁部（１３）を設けるとソフトエラー反応が
生じないので、上述した容量は充分に設定することがで
きる。
トランジスタのチャネル領域は晶ドーピングされた基板
ｌのための側部接触を有し、それゆえソース／ドレイン
・空間電荷領域が垂直方向へ大きく伸張してもチャネル
領域は基板電位となっている。それによって、トランジ
スタ特性に対する（オオクラ氏の報告書に記載されてい
るような）フローティング領域の欠点は回避される。
ｌのための側部接触を有し、それゆえソース／ドレイン
・空間電荷領域が垂直方向へ大きく伸張してもチャネル
領域は基板電位となっている。それによって、トランジ
スタ特性に対する（オオクラ氏の報告書に記載されてい
るような）フローティング領域の欠点は回避される。
他の利点は、析出したシリコン層８のドーピングを、例
えばカントオフ電圧のような重要なトランジスタ特性を
最適化するために利用することが出来ることである。
えばカントオフ電圧のような重要なトランジスタ特性を
最適化するために利用することが出来ることである。
第１０図：セル装置のレイアウトは、非常に濃密な実装
が本発明による３次元構成法によって可能になることを
示唆する。２つの隣接するセル毎に１つのブロックがま
とめられる。それらのセルは共通のビットライン接触（
ＢＬコンタクト）を有し、隣接するセルブロックからボ
ックス絶縁部（１３）によって分離される。ＷＬはワー
ドラインである。その他については第９図と同一符号が
付されている。
が本発明による３次元構成法によって可能になることを
示唆する。２つの隣接するセル毎に１つのブロックがま
とめられる。それらのセルは共通のビットライン接触（
ＢＬコンタクト）を有し、隣接するセルブロックからボ
ックス絶縁部（１３）によって分離される。ＷＬはワー
ドラインである。その他については第９図と同一符号が
付されている。
第１図ないし第９図はセルを製造するための本発明によ
る主要な工程を示す断面図、第１０図は第９図のレイア
ウトを示す概略図である。第１図ないし第１０図におい
て、同一部分には同一符号が付されている。 ｌ・・・基板 ２・・・溝（トレンチ） ３・・・非対称拡大部 ４・・・３層誘電体 ５・・・多結晶シリコン ７・・・絶縁層（酸化シリコン） ８・・・アモルファスシリコン層 １１・・・ｎ゛接 触３・・・溝 １５・・・ゲート電極 １６ａ、１６ｂ・・・ソース／ドレイン領域別ｒｃ洋人
〇理士冨村 μ ＼ ＦＩＧ２ ＦＩ０３
る主要な工程を示す断面図、第１０図は第９図のレイア
ウトを示す概略図である。第１図ないし第１０図におい
て、同一部分には同一符号が付されている。 ｌ・・・基板 ２・・・溝（トレンチ） ３・・・非対称拡大部 ４・・・３層誘電体 ５・・・多結晶シリコン ７・・・絶縁層（酸化シリコン） ８・・・アモルファスシリコン層 １１・・・ｎ゛接 触３・・・溝 １５・・・ゲート電極 １６ａ、１６ｂ・・・ソース／ドレイン領域別ｒｃ洋人
〇理士冨村 μ ＼ ＦＩＧ２ ＦＩ０３
Claims (1)
- 【特許請求の範囲】 １）蓄積すべき電荷のためのコンデンサがトレンチコン
デンサ（１、４、５）として基板（１）内に形成され、
その際第１電極は前記基板（１）によって形成され、電
荷を蓄積する第２電極は溝内に充填されてドーピングさ
れた多結晶シリコン（５）によって形成され、前記コン
デンサは、絶縁層（７）によって分離され、絶縁形ゲー
ト電極（トランスファー電極／ワードライン）（１４、
１５）と前記絶縁層（７）上に設けられた再結晶化シリ
コン層（８）内に作成されたソース／ドレイン領域（１
６ａ、１６ｂ）とを備えて前記基板（１）の表面に位置
する電界効果トランジスタ（選択トランジスタ）の下方
に配置され、前記ソース／ドレイン領域（１６ａ、１６
ｂ）に導電性接触（１１）を介して結合されるような、
トレンチコンデンサを備えたダイナミック半導体メモリ
用３次元形１トランジスタセル装置において、 ａ）前記導電性接触（１１）は前記溝（２）の上部にお
いて前記基板（１）内に設けられた溝開口部の非対称拡
大部（３）によって形成され、その非対称拡大部（３）
には前記溝内の多結晶シリコンと同様にドーピングされ
た多結晶シリコン（５）が充填され、前記導電性接触（
１１）は電荷を蓄積するコンデンサの第２電極（５）の
部分領域を形成し、 ｂ）前記トランジスタを前記コンデンサか ら分離する絶縁層（７）は、前記溝開口部の非対称拡大
部（３）と並んで、本来の溝断面と同じ幾何形状にて前
記溝内に配置され、 ｃ）前記トランジスタのゲート電極（１５）は絶縁層（
７）とその絶縁層の上に設けられた再結晶化シリコン層
（８）との上に配置され、その再結晶化シリコン層（８
）内に形成されたソース領域（１６ａ）は前記溝開口部
の非対称拡大部（３）内の前記導電性接触（１１）に重
畳される、 ことを特徴とするトレンチコンデンサを備 えたダイナミック半導体メモリ用１トランジスタセル装
置。 ２）溝開口部の非対称拡大部（３）の深さは溝深さの最
大２０％に設定され、その面積は溝断面積の最大５０％
に設定されることを特徴とする請求項１記載のセル装置
。 ３）溝（２）の断面積は深さが６μｍの場合に１μｍ×
１μｍの範囲に設定されることを特徴とする請求項１ま
たは２記載のセル装置。 ４）溝開口部の非対称拡大部（３）は溝（２）の深さが
４〜６μｍの範囲の場合に約０．４μｍ〜１μｍの深さ
に設定されることを特徴とする請求項１ないし３の１つ
に記載のセル装置。 ５）絶縁層（７）の厚さは溝深さの最大１５％に設定さ
れることを特徴とする請求項１ないし４の１つに記載の
セル装置。 ６）溝（２）の深さが約６μｍ、溝開口部の非対称拡大
部（３）の深さが約１μｍの場合、絶縁層（７）の厚さ
は約０．５μｍに設定されることを特徴とする請求項１
ないし５の１つに記載のセル装置。 ７）基板（１）はｐ＾＋ドーピングが行われ、溝充填物
（５）と溝開口部の非対称拡大部（３）内に配設された
非対称の導電性接触（１１）とはｎ＾＋ドーピングが行
われ、ソース／ドレイン領域（１６ａ、１６ｂ）を含む
再結晶化層（８）はｐ＾−ドーピングが行われ、その再
結晶化層内に含まれたソース／ドレイン領域（１６ａ、
１６ｂ）はｎ＾＋ドーピングが行われることを特徴とす
る請求項１ないし６の１つに記載のセル装置。 ８）２つの隣接するトレンチコンデンサ間の絶縁は絶縁
酸化物（１３）によって行われ、その絶縁酸化物は基板
（１）内にエッチング形成された溝とＳｉＯ＿２を備え
たこの溝の充填物とによって形成されることを特徴とす
る請求項１ないし７の１つに記載のセル装置。 ９）絶縁溝（１３）は約０．７μｍの深さと約０．５μ
ｍの幅とを有することを特徴とする請求項８記載のセル
装置。 １０）次の工程 ａ）ｐ＾＋ドーピングされた半導体基板（１）内にメモ
リコンデンサの大きさに応じて溝（２）を設ける、 ｂ）メモリ溝の深さの最大２０％の深さに て前記基板（１）に溝断面積の最大半分の面積を持つ非
対称拡大部（３）を溝（２）の開口部にエッチング形成
する、 ｃ）溝内壁（２、３）上にコンデンサ用の 誘電体層（４）を設ける、 ｄ）ｎ＾＋ドーピングされた多結晶シリコン（５）を拡
大部を含めて前記溝に充填する、ｅ）本来の溝（２）の
断面を有するｎ＾＋形多結晶シリコン層内に窪み（６）
を形成するために、溝開口部の非対称拡大部（３）の領
域に予めマスクを施した後、多結晶シリコン（５）に再
エッチングを行う、 ｆ）前記窪みにＳｉＯ＿２をＣＶＤ法（化学的気相成長
法）によって充填し、表面を平坦化する、 ｇ）ホウ素を低ドーピングされた多結晶ま たはアモルファスシリコン層（８）の析出およびそれに
続いて５００〜６５０℃の範囲で行われる焼戻しによっ
て再結晶化を図る、 ｈ）隣接するトレンチコンデンサの絶縁を 図るための溝（１３）を設け、この溝（１３）内にＳｉ
Ｏ＿２を充填する、 ｉ）ゲート酸化物（１４）を成長させ、ゲ ート電極（１５）を形成し、注入マスクとして前記ゲー
ト電極（１５）を使用してヒ素のイオン注入（９）によ
りソース／ドレイン領域（１６ａ、１６ｂ）を設けるこ
とによってトレンチコンデンサ（１、４、５、７）上に
選択トランジスタを作り、その際ソース領域（１６ａ）
が、前記溝の非対称拡大部（３）内に位置してコンデン
サのｎ＾＋接触を形成するｎ＾＋領域（１１）に重畳さ
れるようにする、ｊ）中間絶縁層を設け、接触孔を開け
、ビ ットライン接触およびワードラインを完成させる、 を有することを特徴とする請求項１ないし ９の１つに記載の１トランジスタセル装置の製法。 １１）工程ｇ）にてアモルファスシリコン層（８）の析
出が行われた後、補助的なアモルファス化のためにシリ
コンのイオン注入が実施されることを特徴とする請求項
１０記載の製法。 １２）工程ａ）においてｐ＾−ドーピングされたシリコ
ンエピタキシャル層（１０）を有するｐ＾＋ドーピング
基板（１）が使用され、溝のためのｎ＾＋接触（１１）
が工程ｇ）後マスクされた拡散および焼戻しによって形
成されることを特徴とする請求項１０記載の製法。 １３）工程ｆ）と工程ｇ）の間に、非対称拡大部（３）
内に設けられたｎ＾＋領域（１１）上の範囲において全
面に析出されたＣＶＤ−ＳｉＯ＿２（７）がエッチング
除去され、この領域（１１）は局部選択性シリコン・エ
ピタキシャル析出によって再び充填されることを特徴と
する請求項１０記載の製法。 １４）再結晶化はレーザ照射によって行われることを特
徴とする請求項１２または１３記載の製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3740171.8 | 1987-11-26 | ||
| DE3740171 | 1987-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021968A true JPH021968A (ja) | 1990-01-08 |
| JP2581654B2 JP2581654B2 (ja) | 1997-02-12 |
Family
ID=6341371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299374A Expired - Fee Related JP2581654B2 (ja) | 1987-11-26 | 1988-11-24 | ダイナミツク半導体メモリ用１トランジスタセル装置とその製法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4942554A (ja) |
| EP (1) | EP0317934B1 (ja) |
| JP (1) | JP2581654B2 (ja) |
| KR (1) | KR0137666B1 (ja) |
| AT (1) | ATE81230T1 (ja) |
| CA (1) | CA1294713C (ja) |
| DE (1) | DE3875080D1 (ja) |
| HK (1) | HK129094A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4988637A (en) * | 1990-06-29 | 1991-01-29 | International Business Machines Corp. | Method for fabricating a mesa transistor-trench capacitor memory cell structure |
| JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| US5543348A (en) * | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US5914510A (en) * | 1996-12-13 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US6100132A (en) * | 1997-06-30 | 2000-08-08 | Kabushiki Kaisha Toshiba | Method of deforming a trench by a thermal treatment |
| US5990511A (en) * | 1997-10-16 | 1999-11-23 | International Business Machines Corporation | Memory cell with transfer device node in selective polysilicon |
| US6236079B1 (en) | 1997-12-02 | 2001-05-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having a trench capacitor |
| US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
| US6376873B1 (en) | 1999-04-07 | 2002-04-23 | International Business Machines Corporation | Vertical DRAM cell with robust gate-to-storage node isolation |
| US6372567B1 (en) | 2000-04-20 | 2002-04-16 | Infineon Technologies Ag | Control of oxide thickness in vertical transistor structures |
| FR2819631B1 (fr) * | 2001-01-12 | 2003-04-04 | St Microelectronics Sa | Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat |
| DE10128193C1 (de) * | 2001-06-11 | 2003-01-30 | Infineon Technologies Ag | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US7375027B2 (en) | 2004-10-12 | 2008-05-20 | Promos Technologies Inc. | Method of providing contact via to a surface |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| ATE41267T1 (de) * | 1984-04-25 | 1989-03-15 | Siemens Ag | Ein-transistor-speicherzelle fuer hochintegrierte dynamische halbleiterspeicher und verfahren zu ihrer herstellung. |
| DE3572422D1 (en) * | 1984-06-14 | 1989-09-21 | Ibm | Dynamic ram cell |
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| JPS62193275A (ja) * | 1986-02-12 | 1987-08-25 | シ−メンス、アクチエンゲゼルシヤフト | ３次元１トランジスタ・セル装置およびその製造方法 |
| US4801989A (en) * | 1986-02-20 | 1989-01-31 | Fujitsu Limited | Dynamic random access memory having trench capacitor with polysilicon lined lower electrode |
| US4728623A (en) * | 1986-10-03 | 1988-03-01 | International Business Machines Corporation | Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method |
| US4830978A (en) * | 1987-03-16 | 1989-05-16 | Texas Instruments Incorporated | Dram cell and method |
-
1988
- 1988-10-18 US US07/259,699 patent/US4942554A/en not_active Expired - Lifetime
- 1988-11-21 AT AT88119351T patent/ATE81230T1/de not_active IP Right Cessation
- 1988-11-21 DE DE8888119351T patent/DE3875080D1/de not_active Expired - Lifetime
- 1988-11-21 EP EP88119351A patent/EP0317934B1/de not_active Expired - Lifetime
- 1988-11-21 KR KR1019880015305A patent/KR0137666B1/ko not_active Expired - Fee Related
- 1988-11-24 JP JP63299374A patent/JP2581654B2/ja not_active Expired - Fee Related
- 1988-11-24 CA CA000583983A patent/CA1294713C/en not_active Expired - Lifetime
-
1994
- 1994-11-17 HK HK129094A patent/HK129094A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CA1294713C (en) | 1992-01-21 |
| HK129094A (en) | 1994-11-25 |
| JP2581654B2 (ja) | 1997-02-12 |
| ATE81230T1 (de) | 1992-10-15 |
| US4942554A (en) | 1990-07-17 |
| KR0137666B1 (ko) | 1998-04-28 |
| EP0317934B1 (de) | 1992-09-30 |
| DE3875080D1 (de) | 1992-11-05 |
| EP0317934A1 (de) | 1989-05-31 |
| KR890008978A (ko) | 1989-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5627092A (en) | Deep trench dram process on SOI for low leakage DRAM cell | |
| US5770484A (en) | Method of making silicon on insulator buried plate trench capacitor | |
| KR910009786B1 (ko) | 반도체 메모리장치 및 제법 | |
| KR950009890B1 (ko) | 반도체기억장치 | |
| US6204140B1 (en) | Dynamic random access memory | |
| US8298907B2 (en) | Structure and method of forming enhanced array device isolation for implanted plate eDRAM | |
| GB2287581A (en) | Buried bit line memory cell | |
| JP2581654B2 (ja) | ダイナミツク半導体メモリ用１トランジスタセル装置とその製法 | |
| TWI652770B (zh) | 半導體記憶體結構及其製備方法 | |
| US6504200B2 (en) | DRAM cell configuration and fabrication method | |
| JPH04233272A (ja) | ダブルトレンチ半導体メモリ及びその製造方法 | |
| JP3887267B2 (ja) | Ｄｒａｍデバイス及びｄｒａｍデバイスのトランジスタ・ゲートとセル・キャパシタ・デバイスを同時に製造する方法 | |
| US5292679A (en) | Process for producing a semiconductor memory device having memory cells including transistors and capacitors | |
| KR100545144B1 (ko) | 감소된시트저항을가지는신뢰할수있는폴리사이드게이트스택 | |
| KR100419926B1 (ko) | 트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법 | |
| US6037199A (en) | SOI device for DRAM cells beyond gigabit generation and method for making the same | |
| US5315543A (en) | Semiconductor memory device and a manufacturing method thereof | |
| US6518613B2 (en) | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same | |
| KR100325471B1 (ko) | 디램의 제조 방법 | |
| JPS62193275A (ja) | ３次元１トランジスタ・セル装置およびその製造方法 | |
| US5710056A (en) | DRAM with a vertical channel structure and process for manufacturing the same | |
| JP2819520B2 (ja) | Ｄｒａｍセル | |
| JP2661156B2 (ja) | 半導体メモリ装置 | |
| KR930010677B1 (ko) | 수직 트랜지스터를 갖는 스택-트렌치 구조의 d램셀과 그 제조방법 | |
| KR100283487B1 (ko) | 트렌치 캐패시터의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |