JPH02197137A - 高耐圧半導体デバイス及びその製造方法 - Google Patents
高耐圧半導体デバイス及びその製造方法Info
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- JPH02197137A JPH02197137A JP1236781A JP23678189A JPH02197137A JP H02197137 A JPH02197137 A JP H02197137A JP 1236781 A JP1236781 A JP 1236781A JP 23678189 A JP23678189 A JP 23678189A JP H02197137 A JPH02197137 A JP H02197137A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明は高耐圧電界効果トランジスタ及びバイポーラト
ランジスタの改良に関し、特にチャンネルに対して準自
己整合するゲートを備える高耐圧ＭＯ３ＦＥＴに関する
。
ランジスタの改良に関し、特にチャンネルに対して準自
己整合するゲートを備える高耐圧ＭＯ３ＦＥＴに関する
。
〈従来の技術〉
公知技術に基づく高耐圧電界効果トランジスタの幾つか
の例が、ｒＥｃｓ （Ｅｌｅｃｔｒｏ Ｃｈｅｍｉｃａ
ｌ Ｓｏｃ！ｅｔｙ） Ｐｒｏｃｅｅｄｉｎｇｓ Ｖ
ｏｌｕｍｅ ８７−１３： Ｐｒｏｃｅｅｄｉｎｇｓｏ
ｆ’ ｔｈｅ ＳｙｍｐｏｓＩｕｍ ｏｎ Ｉ
ｌｌｇｈ Ｖｏｌｔａｇｅ ａｎｄ Ｓｍａｒｔ
Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ、 Ｍａｙ、 １９８７．
ｐａｇｅｓ Ｌ−６７Ｊに開示されている。
の例が、ｒＥｃｓ （Ｅｌｅｃｔｒｏ Ｃｈｅｍｉｃａ
ｌ Ｓｏｃ！ｅｔｙ） Ｐｒｏｃｅｅｄｉｎｇｓ Ｖ
ｏｌｕｍｅ ８７−１３： Ｐｒｏｃｅｅｄｉｎｇｓｏ
ｆ’ ｔｈｅ ＳｙｍｐｏｓＩｕｍ ｏｎ Ｉ
ｌｌｇｈ Ｖｏｌｔａｇｅ ａｎｄ Ｓｍａｒｔ
Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ、 Ｍａｙ、 １９８７．
ｐａｇｅｓ Ｌ−６７Ｊに開示されている。
」二記した公知文献に記載されている高耐圧Ｐチャンネ
ルデバイスは幾つかの共通な特徴を備えている。
ルデバイスは幾つかの共通な特徴を備えている。
１、厚い酸化膜ではなく薄いゲート酸化膜を備えている
点。
点。
２、高い破壊電圧を得るために何らかのドレーン延長部
を用いる点。
を用いる点。
３、ドレーンに向けてゲートエツジを越えて延出するソ
ース金属膜を用いる点。
ース金属膜を用いる点。
４、ソース側にデイ−プル−領域を用いない点。
この公知技術に於て見られる問題点は、ソースに対して
自己整合しないドレーン延長部を用いる点にあり、従っ
てそのチャンネル長さにばらつきが生じ、そのために出
力特性にばらつきがみられることである。多結晶シリコ
ンゲートも自己整合せず、従って設計時に十分に大きな
オーバーラツプを見込まねばならず、従ってデバイスが
大型化しがちとなる。
自己整合しないドレーン延長部を用いる点にあり、従っ
てそのチャンネル長さにばらつきが生じ、そのために出
力特性にばらつきがみられることである。多結晶シリコ
ンゲートも自己整合せず、従って設計時に十分に大きな
オーバーラツプを見込まねばならず、従ってデバイスが
大型化しがちとなる。
この従来の技術にみられる第２の問題は、その製造過程
に於てドレーン延長部領域を形成するために追加のマス
ク過程を必要とする点である。
に於てドレーン延長部領域を形成するために追加のマス
ク過程を必要とする点である。
別の従来の技術が、ｒＴａｄａｎｏｒｌ Ｙａｍａｇｕ
ｃｈｌ ａｎｄＳｅｌｌｃｈｆ Ｍｏｒｉｍｏｔｏ、
”Ｐｒｏｃｅｓｓ ａｎｄ Ｄｅｖｉｃｅ
Ｄｅｓｌｇｎ ｏｆ ａ １．０００−Ｖｏｌｔ
ＭＯＳ ＩＣ” Ｉｎ １９８１ Ｐｒｏｃ
ｅｅｄｉｎｇｓｏｆ’ ｔｈｅ ＩＥＥＩＥ Ｉ
ＥＤＭ （ＩｎＬｅｒｎａＬＩｏｎａｌ Ｅｌｅｃ
Ｌｒｏｎ Ｄａｖｉｃｅｓ Ｍｅｅｔｉｎｇｓ）、
ｐａｇｅｓ２５５−２５８ Ｊに開示されている。この
公知文献によれば、破壊電圧が１．０００ボルトである
ようなＭＯＳトランジスタが開示されている。この公知
技術は、注入過程により形成されたソース領域の延長部
及びドレーン領域の延長部を用いるもので（第１図参照
）、チャンネルがソース領域及びドレーン領域の延長部
と自己整合する。フィールド酸化膜はソース延長領域及
びドレーン延長領域の両者を覆い、ソース金属膜はゲー
ト領域を覆う。ゲート酸化膜の厚さは１゜０５０人であ
り、ドレーン延長領域は、異なるドーパント濃度を有す
る２つのサブ領域を有する。
ｃｈｌ ａｎｄＳｅｌｌｃｈｆ Ｍｏｒｉｍｏｔｏ、
”Ｐｒｏｃｅｓｓ ａｎｄ Ｄｅｖｉｃｅ
Ｄｅｓｌｇｎ ｏｆ ａ １．０００−Ｖｏｌｔ
ＭＯＳ ＩＣ” Ｉｎ １９８１ Ｐｒｏｃ
ｅｅｄｉｎｇｓｏｆ’ ｔｈｅ ＩＥＥＩＥ Ｉ
ＥＤＭ （ＩｎＬｅｒｎａＬＩｏｎａｌ Ｅｌｅｃ
Ｌｒｏｎ Ｄａｖｉｃｅｓ Ｍｅｅｔｉｎｇｓ）、
ｐａｇｅｓ２５５−２５８ Ｊに開示されている。この
公知文献によれば、破壊電圧が１．０００ボルトである
ようなＭＯＳトランジスタが開示されている。この公知
技術は、注入過程により形成されたソース領域の延長部
及びドレーン領域の延長部を用いるもので（第１図参照
）、チャンネルがソース領域及びドレーン領域の延長部
と自己整合する。フィールド酸化膜はソース延長領域及
びドレーン延長領域の両者を覆い、ソース金属膜はゲー
ト領域を覆う。ゲート酸化膜の厚さは１゜０５０人であ
り、ドレーン延長領域は、異なるドーパント濃度を有す
る２つのサブ領域を有する。
ゲートを越えるようにソース金属膜を延長することは上
記文献により公知となっているが、この金属膜延長部は
、フィールドプレートとして機能し、ドレーンとゲート
との間の薄い酸化膜に代えて、ドレーンとフィールドプ
レートとの間の厚い酸化膜の両側に大きな電界変化が形
成されるのを可能とし、薄いゲート酸化膜に起因するフ
ィールドプレート（多結晶ゲート）により誘起される破
壊を防止することができる。
記文献により公知となっているが、この金属膜延長部は
、フィールドプレートとして機能し、ドレーンとゲート
との間の薄い酸化膜に代えて、ドレーンとフィールドプ
レートとの間の厚い酸化膜の両側に大きな電界変化が形
成されるのを可能とし、薄いゲート酸化膜に起因するフ
ィールドプレート（多結晶ゲート）により誘起される破
壊を防止することができる。
従来技術に基づくデバイスは１８０〜１，０００ボルト
の破壊電圧を有する。本出願人は、ＭＰＤ８０２０及び
ＭＰＤ８０３０高耐圧集積回路を製造販売しているが、
これらはゲート酸化膜として標準的なフィールド酸化膜
を用いる高電圧Ｐチャンネル（ＭＶＰＣＨ）プロセスに
より製造されたものである。ＭＰＤ８０２０及びそれに
関連する製造方法が、本出願人に譲渡された米国特許出
願に記載されている。
の破壊電圧を有する。本出願人は、ＭＰＤ８０２０及び
ＭＰＤ８０３０高耐圧集積回路を製造販売しているが、
これらはゲート酸化膜として標準的なフィールド酸化膜
を用いる高電圧Ｐチャンネル（ＭＶＰＣＨ）プロセスに
より製造されたものである。ＭＰＤ８０２０及びそれに
関連する製造方法が、本出願人に譲渡された米国特許出
願に記載されている。
〈発明が解決しようとする課題〉
本発明は、チャンネルをソース及びドレーンに対して自
己整合させ、ゲート多結晶シリコン膜をチャンネルに対
して準自己整合させることにより従来技術の欠点を解消
せんとするものである。
己整合させ、ゲート多結晶シリコン膜をチャンネルに対
して準自己整合させることにより従来技術の欠点を解消
せんとするものである。
［発明の構成］
〈課題を解決するための手段〉
本発明は、ソース及びドレーン延長部のマスクどして硼
素（Ｂａｒｏｎ ）フィールド注入マスクを用いる。こ
のような硼素フィールドマスク及び注入過程は、高耐圧
Ｐチャンネル（ＨＶＰＣＨ）ＭＯＳＦＥＴを製造する際
の追加のステップとはなることのない、ＣＭＯＳシリコ
ンゲート製造プロセスに於ける標準的な過程をなすもの
である。
素（Ｂａｒｏｎ ）フィールド注入マスクを用いる。こ
のような硼素フィールドマスク及び注入過程は、高耐圧
Ｐチャンネル（ＨＶＰＣＨ）ＭＯＳＦＥＴを製造する際
の追加のステップとはなることのない、ＣＭＯＳシリコ
ンゲート製造プロセスに於ける標準的な過程をなすもの
である。
本発明によれば、チャンネル長さが、ＣＭＯＳシリコン
ゲートプロセスに於て一般的に用いられる窒化シリコン
マスキング過程からなる活性領域（即ちソース−ドレー
ン）マスクにより定められるような高耐圧Ｐチャンネル
ＭＯ３ＦＥＴが構成される。ソース−ドレーンの他の部
分はＭＯＳＦＥＴのソース及びドレーンコンタクトを構
成する。
ゲートプロセスに於て一般的に用いられる窒化シリコン
マスキング過程からなる活性領域（即ちソース−ドレー
ン）マスクにより定められるような高耐圧Ｐチャンネル
ＭＯ３ＦＥＴが構成される。ソース−ドレーンの他の部
分はＭＯＳＦＥＴのソース及びドレーンコンタクトを構
成する。
同じく標準的なマスキング過程の一部をなす硼素フィー
ルド注入マスクは、ＭＯＳＦＥＴ、Ｊ二のブランケット
オープンジオメトリ−をなし、従って硼素フィールド注
入領域はＭＯＳＦＥＴのソース延長領域及びドレーン延
長領域となる。標準的なフィールド酸化膜が成長される
。厚い高耐圧ゲート酸化膜を形成するべくチャンネル上
から窒化マスク層を除去するたるために高電圧ゲートマ
スクが用いられ、ゲート酸化膜の厚さは高耐圧ゲートの
必要とするＴＤＤＢ （時間依存性絶縁破壊）により定
められる。或いは、高破壊電圧及びＣＭＯ３（低電圧）
閾電圧を有するＭＯＳＦＥＴを構成し或いはバイポーラ
トランジスタを構成するために、柿準的な厚さのＣＭＯ
Ｓゲート酸化膜が成長される。いずれのＭＯＳＦＥＴと
しての実施例に於ても、多結晶シリコンゲートがチャン
ネルに対して準自己整合する。これは、ゲート多結晶シ
リコン膜がゲートのソース側端部及びドレーン側端部に
於て厚いフィールド酸化膜上にて終息することによるも
のである。このような重合領域は、低ゲイン、低静電容
量、高閾値寄生デバイスとして機能し、その主たるデバ
イス部分がソース−ドレーンにより郭成されたチャンネ
ル上に形成されたゲート酸化膜上に形成された多結晶シ
リコンゲートにより郭成される。
ルド注入マスクは、ＭＯＳＦＥＴ、Ｊ二のブランケット
オープンジオメトリ−をなし、従って硼素フィールド注
入領域はＭＯＳＦＥＴのソース延長領域及びドレーン延
長領域となる。標準的なフィールド酸化膜が成長される
。厚い高耐圧ゲート酸化膜を形成するべくチャンネル上
から窒化マスク層を除去するたるために高電圧ゲートマ
スクが用いられ、ゲート酸化膜の厚さは高耐圧ゲートの
必要とするＴＤＤＢ （時間依存性絶縁破壊）により定
められる。或いは、高破壊電圧及びＣＭＯ３（低電圧）
閾電圧を有するＭＯＳＦＥＴを構成し或いはバイポーラ
トランジスタを構成するために、柿準的な厚さのＣＭＯ
Ｓゲート酸化膜が成長される。いずれのＭＯＳＦＥＴと
しての実施例に於ても、多結晶シリコンゲートがチャン
ネルに対して準自己整合する。これは、ゲート多結晶シ
リコン膜がゲートのソース側端部及びドレーン側端部に
於て厚いフィールド酸化膜上にて終息することによるも
のである。このような重合領域は、低ゲイン、低静電容
量、高閾値寄生デバイスとして機能し、その主たるデバ
イス部分がソース−ドレーンにより郭成されたチャンネ
ル上に形成されたゲート酸化膜上に形成された多結晶シ
リコンゲートにより郭成される。
本発明は、上記した従来技術に比較して少なくとも以下
のような利点を有する。
のような利点を有する。
・ゲート酸化膜がフィールド酸化膜の厚さに至るまで任
意の厚さを有するものであってよい。
意の厚さを有するものであってよい。
・硼素フィールド注入過程が１回のみでよい。
・ゲート多結晶シリコンマスクをソース−ドレーンチャ
ンネル領域に対して整合する１つの準クリティカルなマ
スク整合過程があるのみで、多結晶シリコン膜が厚いフ
ィールド酸化膜」二にあるため、この整合過程はそれほ
どクリティカルでない。
ンネル領域に対して整合する１つの準クリティカルなマ
スク整合過程があるのみで、多結晶シリコン膜が厚いフ
ィールド酸化膜」二にあるため、この整合過程はそれほ
どクリティカルでない。
・ゲート酸化膜がチャンネル上にのみ直接被着され、チ
ャンネル外の領域に於てはゲート多結晶シリコンがより
厚いフィールド酸化膜」二に重合される。
ャンネル外の領域に於てはゲート多結晶シリコンがより
厚いフィールド酸化膜」二に重合される。
・従ってチャンネルの有効幅がゲートのソース側の端部
及びフィールド酸化膜のドレーン側の端部との間の距離
により定められる。
及びフィールド酸化膜のドレーン側の端部との間の距離
により定められる。
・上記したように、チャンネルがソース及びドレーンに
対して自己整合し、ゲートに対して準自己整合する。
対して自己整合し、ゲートに対して準自己整合する。
・チャンネル長さが、ソース−ドレーン領域即ち活性領
域からなる１つの膜によってのみ定められる。
域からなる１つの膜によってのみ定められる。
上記した過程は、スマートパワー（ＳｍａｒＬ Ｐｏｗ
ｅｒ：商標名’） 、ＶＤＭＯ３ＳＣＭＯ８，或いはバ
イポーラトランジスタの製造過程に容易に組み込むこと
ができる。即ち、本発明に基づくトランジスタは、従来
の技術に基づく半導体デバイスと同時に、しかも同一の
チップ上に製造することができる。
ｅｒ：商標名’） 、ＶＤＭＯ３ＳＣＭＯ８，或いはバ
イポーラトランジスタの製造過程に容易に組み込むこと
ができる。即ち、本発明に基づくトランジスタは、従来
の技術に基づく半導体デバイスと同時に、しかも同一の
チップ上に製造することができる。
〈実施例〉
＜１００＞の結晶の向きを有する面３を備える通常Ｐ型
のシリコンからなり、通常５〜５０オームｃｍの抵抗率
を有する第２図に示されたような半導体ウェーハ１の表
面３に、Ｎ導電形式を有するエピタキシャル膜５が公知
の方法により成長させられる。同じく公知方法により二
酸化シリコンｐ−ウェルマスキング膜（図示せず）がエ
ピタキシャル膜５の表面７上に被着される。次に、二酸
化シリコンｐ−ウェルマスキング膜が、公知方法により
パターン化され、エピタキシャル膜の面７の２つの領域
（図示せず）を露出させる。次に、これら２つの露出さ
れた領域に対して硼素が注入され、公知方法に基づき２
つのｐ−ウェル１１．１３が形成される。次に、ｐ−ウ
ェルマスキング膜が除去される。
のシリコンからなり、通常５〜５０オームｃｍの抵抗率
を有する第２図に示されたような半導体ウェーハ１の表
面３に、Ｎ導電形式を有するエピタキシャル膜５が公知
の方法により成長させられる。同じく公知方法により二
酸化シリコンｐ−ウェルマスキング膜（図示せず）がエ
ピタキシャル膜５の表面７上に被着される。次に、二酸
化シリコンｐ−ウェルマスキング膜が、公知方法により
パターン化され、エピタキシャル膜の面７の２つの領域
（図示せず）を露出させる。次に、これら２つの露出さ
れた領域に対して硼素が注入され、公知方法に基づき２
つのｐ−ウェル１１．１３が形成される。次に、ｐ−ウ
ェルマスキング膜が除去される。
ソース−ドレーン窒化シリコンマスキング膜１７がエピ
タキシャル膜５の表面７上に被着され、このソース−ド
レーンマスキング膜１７がパターン化され、ＦＥＴのソ
ース−チャンネル−ドレーンの間隔を定めるような領域
２１．２３を郭成する。次に、ソース及びドレーンの形
成方法を説明する。ソース−ドレーンマスクが、既に形
成されたｐ−ウェル１１．１３と整合される。この整合
の時に許される許容誤差は、完成したデバイスに於て、
ｐ−ウェル１１が主面７に於てソース領域の４つの全て
の辺から少なくとも１μｍ延出しかつｐ−ウェル１３が
ドレーン領域の全ての４つの辺から同じ距離をもって延
出するように定められる。成る実施例に於ては、硼素フ
ィールドマスク１９がレジストマスキング膜（エツチン
グ過程を不要とする）として用いられ、第３Ａ図に示さ
れるように硼素フィールド領域２５．２６．２７．２８
の位置が定められる。
タキシャル膜５の表面７上に被着され、このソース−ド
レーンマスキング膜１７がパターン化され、ＦＥＴのソ
ース−チャンネル−ドレーンの間隔を定めるような領域
２１．２３を郭成する。次に、ソース及びドレーンの形
成方法を説明する。ソース−ドレーンマスクが、既に形
成されたｐ−ウェル１１．１３と整合される。この整合
の時に許される許容誤差は、完成したデバイスに於て、
ｐ−ウェル１１が主面７に於てソース領域の４つの全て
の辺から少なくとも１μｍ延出しかつｐ−ウェル１３が
ドレーン領域の全ての４つの辺から同じ距離をもって延
出するように定められる。成る実施例に於ては、硼素フ
ィールドマスク１９がレジストマスキング膜（エツチン
グ過程を不要とする）として用いられ、第３Ａ図に示さ
れるように硼素フィールド領域２５．２６．２７．２８
の位置が定められる。
硼素フィールド領域２５〜２８は、成る実施例に於ては
、５×１０１３／ＣｒＲの濃度をもってまた３５ＫＥＶ
のエネルギーをもって硼素イオンを注入することにより
達成される。硼素フィールド領域２５〜２８を郭成する
マスクは、ｐ−ウェル１１．１３若しくはソース−ドレ
ーン−チャンネル領域２１．２３に対して整合される。
、５×１０１３／ＣｒＲの濃度をもってまた３５ＫＥＶ
のエネルギーをもって硼素イオンを注入することにより
達成される。硼素フィールド領域２５〜２８を郭成する
マスクは、ｐ−ウェル１１．１３若しくはソース−ドレ
ーン−チャンネル領域２１．２３に対して整合される。
硼素フィールド領域２５．２６及び２７．２８は、第３
Ａ図の面の外側に於て接続する２つの領域からなること
に留意されたい。また第３Ａ図の平面図をなす第３Ｂ図
をも参照されたい。硼素フィールド領域２５〜２８は、
トランジスタ上のブランケットオープンジオメトリ−を
なしている。即ち、第３Ｂ図に示されるように硼素フィ
ールド領域２５〜２８は、全体とてし、マスクされたソ
ース３５、チャンネル３７及びドレーン３９の各領域上
に於いて開かれた１つの四角形若しくは楕円形の領域を
なしている。第３Ｂ図に示された非楕円形のデバイスに
於ては、領域３７が、硼素フィールド３０のエツジを越
えて延出する延長部３２．３４を有する。
Ａ図の面の外側に於て接続する２つの領域からなること
に留意されたい。また第３Ａ図の平面図をなす第３Ｂ図
をも参照されたい。硼素フィールド領域２５〜２８は、
トランジスタ上のブランケットオープンジオメトリ−を
なしている。即ち、第３Ｂ図に示されるように硼素フィ
ールド領域２５〜２８は、全体とてし、マスクされたソ
ース３５、チャンネル３７及びドレーン３９の各領域上
に於いて開かれた１つの四角形若しくは楕円形の領域を
なしている。第３Ｂ図に示された非楕円形のデバイスに
於ては、領域３７が、硼素フィールド３０のエツジを越
えて延出する延長部３２．３４を有する。
チャンネル延長部３２．３４は、硼素フィールド３０が
、完成されたデバイスに於てソース３５と、ドレーン３
９との間を硼素フィールド３０が短絡するのを防止する
。チャンネル延長部３２．３４が硼素フィールド３０を
越える度合は整合過程に於ける許容誤差の問題である。
、完成されたデバイスに於てソース３５と、ドレーン３
９との間を硼素フィールド３０が短絡するのを防止する
。チャンネル延長部３２．３４が硼素フィールド３０を
越える度合は整合過程に於ける許容誤差の問題である。
従って、硼素フィールドマスク整合過程は、それ程クリ
ティカルな過程ではない。次に、硼素フィールドマスク
膜１９が除去される。第４図に示されているように、二
酸化シリコン膜４１が従来方法に基づき面７」二に成長
され、窒化シリコンによりマスクされたソース、チャン
ネル及びドレーン領域３５．３７．３９以外の全ての面
７を覆う。成る実施例に於ては二酸化シリコン膜４１の
厚さが約１０，０００人であり、かつフィールド酸化膜
をなしている。
ティカルな過程ではない。次に、硼素フィールドマスク
膜１９が除去される。第４図に示されているように、二
酸化シリコン膜４１が従来方法に基づき面７」二に成長
され、窒化シリコンによりマスクされたソース、チャン
ネル及びドレーン領域３５．３７．３９以外の全ての面
７を覆う。成る実施例に於ては二酸化シリコン膜４１の
厚さが約１０，０００人であり、かつフィールド酸化膜
をなしている。
第５図に示された実施例に於ては、フォトレジストから
なるゲート酸化膜マスキング膜４３が構造の全体に対し
て被着され、トランジスタのゲートをなすべき領域４７
以外を露出するようにゲート酸化膜マスクによりパター
ン化される。このゲート酸化膜マスクがチャンネル領域
３７に対して整合されるが、ゲート酸化膜マスクの整合
はクリティカルな過程をなしてない。
なるゲート酸化膜マスキング膜４３が構造の全体に対し
て被着され、トランジスタのゲートをなすべき領域４７
以外を露出するようにゲート酸化膜マスクによりパター
ン化される。このゲート酸化膜マスクがチャンネル領域
３７に対して整合されるが、ゲート酸化膜マスクの整合
はクリティカルな過程をなしてない。
このようにして、ゲート酸化膜マスキング膜４３が、高
電圧ゲート領域をなすべき領域３７のみから、元の窒化
シリコンマスキング膜３５．３７．３９を除去する。こ
のようにして、後記するように、ゲート酸化膜を、依然
として元の窒化シリコンマスキング膜により保護されて
いる活性領域３５．３９」二に何ら酸化膜を成長させる
ことなくチャンネル領域３７上に成長させることができ
る。
電圧ゲート領域をなすべき領域３７のみから、元の窒化
シリコンマスキング膜３５．３７．３９を除去する。こ
のようにして、後記するように、ゲート酸化膜を、依然
として元の窒化シリコンマスキング膜により保護されて
いる活性領域３５．３９」二に何ら酸化膜を成長させる
ことなくチャンネル領域３７上に成長させることができ
る。
チャンネル領域３７上の窒化シリコン膜が除去される。
この時点に於て、集積回路の他のデバイスに対して影響
を与えることなくブランケット閾値調整注入過程（図示
せず）が行われる。この注入過程自体は公知のものであ
って、完成したデバイスの閾電圧値を下げる働きをする
。このようにして、第６図に示されるように、二酸化シ
リコンゲート膜５１が、必要なデバイスゲートの電圧に
よって定められる厚さにまで、公知技術に基づき成長さ
せられる。成る実施例に於ては、１１５ボルトのゲート
電圧に対して４，０００人が十分な厚さとなっている。
を与えることなくブランケット閾値調整注入過程（図示
せず）が行われる。この注入過程自体は公知のものであ
って、完成したデバイスの閾電圧値を下げる働きをする
。このようにして、第６図に示されるように、二酸化シ
リコンゲート膜５１が、必要なデバイスゲートの電圧に
よって定められる厚さにまで、公知技術に基づき成長さ
せられる。成る実施例に於ては、１１５ボルトのゲート
電圧に対して４，０００人が十分な厚さとなっている。
二酸化シリコンゲート膜５１は、それが別の過程により
形成されるものであるため、任意の厚さに成長すること
ができる。
形成されるものであるため、任意の厚さに成長すること
ができる。
従来技術に基づくシリコンデ−１−Ｐ
くはＣＭＯ８処理過程を継続し、図示されない製造中の
ＣＭＯＳデバイスの、領域３５、３９上に残されさた窒
化シリコンマスキング膜を除去し、ＣＭＯ８閾値調整注
入を行い、所望の二酸化シリコンゲート絶縁物を成長さ
せる。次に多結晶シリコン膜５３を被着し、第７図に示
されるようにゲート電極を形成するべ〈従来形式のマス
キング方法によりパターン化する。成る実施例に於ては
、多結晶シリコゲート電極膜５３が５．０００人の厚さ
を有する。ゲート電極マスクはソース及びドレーン領域
３５、３９に対して整合される。
ＣＭＯＳデバイスの、領域３５、３９上に残されさた窒
化シリコンマスキング膜を除去し、ＣＭＯ８閾値調整注
入を行い、所望の二酸化シリコンゲート絶縁物を成長さ
せる。次に多結晶シリコン膜５３を被着し、第７図に示
されるようにゲート電極を形成するべ〈従来形式のマス
キング方法によりパターン化する。成る実施例に於ては
、多結晶シリコゲート電極膜５３が５．０００人の厚さ
を有する。ゲート電極マスクはソース及びドレーン領域
３５、３９に対して整合される。
ｐ＋ソース５５及びドレーン５７領域が、従来方法に基
づき、硼素を注入することにより形成される。エピタキ
シャル膜５の全表面（但しソース及びドレーン領域除く
）が酸化膜４１、５１により覆われているため、ソース
５５及びドレーン５７領域がチャンネルに対して自己整
合し、ゲート電極５３がチャンネルに対して準自己整合
する。
づき、硼素を注入することにより形成される。エピタキ
シャル膜５の全表面（但しソース及びドレーン領域除く
）が酸化膜４１、５１により覆われているため、ソース
５５及びドレーン５７領域がチャンネルに対して自己整
合し、ゲート電極５３がチャンネルに対して準自己整合
する。
第８図に示されているように、二酸化シリコン膜６１が
、低圧化学蒸着（ＬＰＧＶＤ）即ち気相成長法により構
造全体に対して被着される。
、低圧化学蒸着（ＬＰＧＶＤ）即ち気相成長法により構
造全体に対して被着される。
ソース５５及びドレーン５７領域を露出させるために、
ＬＰＣＶＤＥ酸化膜６１に開口（図示せず）が開設され
、同時に、アルミニウム膜６５を被着することをもって
ソース５５及びドレーン５７領域を金属皮膜化すること
により、成る実施例に於ては、ソース金属皮膜６５がゲ
ート電極５３を越えて延出する。
ＬＰＣＶＤＥ酸化膜６１に開口（図示せず）が開設され
、同時に、アルミニウム膜６５を被着することをもって
ソース５５及びドレーン５７領域を金属皮膜化すること
により、成る実施例に於ては、ソース金属皮膜６５がゲ
ート電極５３を越えて延出する。
これにより、第９図に於て平面図で示されるように、ｌ
・ランジスタが形成されるが、その主要な寸法を図示す
ると共に、ｐ−ウェル８１、８２、硼素フィールド８３
、多結晶シリコン電極８５、ソース８７、ドレーン８９
及びチャンネル９１を図示しである。これらの寸法はμ
ｍを単位としている。寸法りは、チャンネル長さ、寸法
Ｓは、チャンネルエツジからｐ−ウェルまでの距離、寸
法りは、硼素フィールド領域８３により定められるドレ
ーン延長部の長さを示す。このようにして。
・ランジスタが形成されるが、その主要な寸法を図示す
ると共に、ｐ−ウェル８１、８２、硼素フィールド８３
、多結晶シリコン電極８５、ソース８７、ドレーン８９
及びチャンネル９１を図示しである。これらの寸法はμ
ｍを単位としている。寸法りは、チャンネル長さ、寸法
Ｓは、チャンネルエツジからｐ−ウェルまでの距離、寸
法りは、硼素フィールド領域８３により定められるドレ
ーン延長部の長さを示す。このようにして。
第９図に示されるように、ｐ−ウェル８２、８１は、デ
バイスの主面上に於てソース８７及びドレーン８９を包
囲し、硼素フィールド領域８３は主面上に於てｐ−ウェ
ル８１、８２を包囲する。
バイスの主面上に於てソース８７及びドレーン８９を包
囲し、硼素フィールド領域８３は主面上に於てｐ−ウェ
ル８１、８２を包囲する。
別の実施例に於ては、上記した一連の過程を実行するこ
とにより第１０図に於て平面図で示されたような円形若
しくは楕円形のデバイスが構成される。ソース／ドレー
ン領域３５、ソース／ドレーン領域３９、チャンネル領
域３７及び硼素フィ−ルド３０は、第３Ｂ図に於て図示
した四角形のデバイスに於ける対応部分と同様のものか
らなる。
とにより第１０図に於て平面図で示されたような円形若
しくは楕円形のデバイスが構成される。ソース／ドレー
ン領域３５、ソース／ドレーン領域３９、チャンネル領
域３７及び硼素フィ−ルド３０は、第３Ｂ図に於て図示
した四角形のデバイスに於ける対応部分と同様のものか
らなる。
第１０図に於て、図示を明瞭化するためにｐ−ウェルが
省略されている。主面７及びソース−ドレーンマスキン
グ膜１７も第１０図に於て図示されている。
省略されている。主面７及びソース−ドレーンマスキン
グ膜１７も第１０図に於て図示されている。
更に、別の実施例に於ては、ソース８７の回りのｐ〜ル
ウエル８が省略されている。ドレーン８９の回りのｐ−
ウェル８１は、所望の破壊電圧を実現するために必要と
なっている。
ウエル８が省略されている。ドレーン８９の回りのｐ−
ウェル８１は、所望の破壊電圧を実現するために必要と
なっている。
更に、別の実施例に於ては、第５図に示されるようにフ
ィールド酸化膜４１を成長させた後、ゲートシリコン膜
５１が、第１の実施例に於ける４゜０００人の厚さでは
なく約１，０００人の厚さに成長させられる。本実施例
に於て比較的薄いゲート酸化膜が用いられていることに
より第１の実施例の場合よりも閾電圧値ＶＴが低くなる
が、ゲートの耐圧が低下する。
ィールド酸化膜４１を成長させた後、ゲートシリコン膜
５１が、第１の実施例に於ける４゜０００人の厚さでは
なく約１，０００人の厚さに成長させられる。本実施例
に於て比較的薄いゲート酸化膜が用いられていることに
より第１の実施例の場合よりも閾電圧値ＶＴが低くなる
が、ゲートの耐圧が低下する。
更に別の実施例に於て、上記した製造過程がバイポーラ
ＰＮＰ トランジスタを構成するために適用される。こ
の場合、第８図に示されたものと同様の構造が形成され
るが、ソース５５及びドレーン５７が、活性領域（ソー
ス−ドレーン）マスク」二の自己整合隔置過程により相
互に隔置されたトランジスタのエミッタ及びコレクタと
して機能する。トランジスタ本体（エピタキシャル膜５
）は、ベースからなり、使用されていないゲート５３は
、ソース領域５５からなるエミッタに向けて接地される
。
ＰＮＰ トランジスタを構成するために適用される。こ
の場合、第８図に示されたものと同様の構造が形成され
るが、ソース５５及びドレーン５７が、活性領域（ソー
ス−ドレーン）マスク」二の自己整合隔置過程により相
互に隔置されたトランジスタのエミッタ及びコレクタと
して機能する。トランジスタ本体（エピタキシャル膜５
）は、ベースからなり、使用されていないゲート５３は
、ソース領域５５からなるエミッタに向けて接地される
。
上記した本発明の好適実施例は、あくまでも例示であっ
て、本発明は何ら上記に限定されない。
て、本発明は何ら上記に限定されない。
例えば、本発明は必ずしもエピタキシャル膜を用いるこ
とを必要としない。本発明は例えば、Ｎ十基層上のＮエ
ピタキシャル膜、エピタキシャル膜を有さないＮ基層、
或いはＰ基層」二に形成されたＮウェルＣＭＯ８を含む
ＰチャンネルＭＯ８ＦＥＴを製造するために適用するこ
とができる。更に、全ての極性を反転させることにより
、高耐圧ＮチャンネルＭＯ８ＦＥＴを製造することがで
きることは云うまでもない。
とを必要としない。本発明は例えば、Ｎ十基層上のＮエ
ピタキシャル膜、エピタキシャル膜を有さないＮ基層、
或いはＰ基層」二に形成されたＮウェルＣＭＯ８を含む
ＰチャンネルＭＯ８ＦＥＴを製造するために適用するこ
とができる。更に、全ての極性を反転させることにより
、高耐圧ＮチャンネルＭＯ８ＦＥＴを製造することがで
きることは云うまでもない。
第１図は、従来の技術に基づく半導体デバイスを示す断
面図である。 第２〜第８図は、本発明に基づく半導体デバイスとして
の電界効果トランジスタの製造過程を示すもので、 第３Ｂ図は、第３Ａ図に示されたデバイスの平面図であ
り、第９図は第８図に示されたデバイスの平面図であり
、第１０図は本発明に基づき構成された楕円形構造の平
面図である。 １・・・ウェーハ ３・・・面 ５・・・エピタキシャル膜７・・・面 １１．１３・・・ｐ−ウェル １７・・・マスキング膜 １９・・・フィールドマスク ２１．２３・・・領域 ２５〜２８・・・フィールド領域 ３０・・・フィールド ３２．３４・・・延長部３５
・・・ソース ３９・・・ドレーン４１・・・二
酸化シリコン膜 ３・・・ゲート酸化膜マスキング膜 ７・・・領域 １・・・二酸化シリコ ３・・・多結晶シリコ ５・・・ソース ５・・・金属皮膜 ５・・・多結晶シリコ ７・・・ソース ト・・チャンネル ンゲート膜 ンゲート電極膜 ５７・・・ドレーン ８１．８２・・・ｐ−ウェル ンゲート電極 ８９・・・ドレーン
面図である。 第２〜第８図は、本発明に基づく半導体デバイスとして
の電界効果トランジスタの製造過程を示すもので、 第３Ｂ図は、第３Ａ図に示されたデバイスの平面図であ
り、第９図は第８図に示されたデバイスの平面図であり
、第１０図は本発明に基づき構成された楕円形構造の平
面図である。 １・・・ウェーハ ３・・・面 ５・・・エピタキシャル膜７・・・面 １１．１３・・・ｐ−ウェル １７・・・マスキング膜 １９・・・フィールドマスク ２１．２３・・・領域 ２５〜２８・・・フィールド領域 ３０・・・フィールド ３２．３４・・・延長部３５
・・・ソース ３９・・・ドレーン４１・・・二
酸化シリコン膜 ３・・・ゲート酸化膜マスキング膜 ７・・・領域 １・・・二酸化シリコ ３・・・多結晶シリコ ５・・・ソース ５・・・金属皮膜 ５・・・多結晶シリコ ７・・・ソース ト・・チャンネル ンゲート膜 ンゲート電極膜 ５７・・・ドレーン ８１．８２・・・ｐ−ウェル ンゲート電極 ８９・・・ドレーン
Claims (21)
- （１）自己整合型半導体デバイスであって、第１の導電
形式からなりかつ主面を有する半導体本体と、 前記半導体本体内にあって前記半導体本体の主面に向け
て延出する、前記第１の導電形式とは異なる第２の導電
形式からなるソース領域と 前記半導体本体内にあって前記ソース領域に対して隔置
されかつ前記半導体本体の前記主面に向けて延出する、
前記第２の導電形式を有するドレーン領域と、 前記半導体本体内にあって前記主面上に於て前記ソース
領域を包囲する前記第２の導電形式からなる第１のフィ
ールド領域と、 前記半導体本体内にあって前記主面上にて前記ドレーン
領域を包囲する前記第２の導電形式からなる第２のフィ
ールド領域と、 前記フィールド領域に重合された第１のフィールド酸化
膜領域と、 前記第１のフィールド酸化膜領域に対して隔置されかつ
前記第２のフィールド領域に重合された第２のフィール
ド酸化膜領域と、 前記主面に重合された導電ゲートと、 前記第１及び第２のフィールド酸化膜領域間の距離によ
り郭成される有効幅を有するチャンネル領域とを備える
ことを特徴とする半導体デバイス。 - （２）前記導電ゲートと前記半導体本体の前記主面との
間にゲート酸化膜を有することを特徴とする特許請求の
範囲第２項に記載の半導体デバイス。 - （３）前記ゲート酸化膜の厚さが少なくとも２，０００
Åであることを特徴とする特許請求の範囲第２項に記載
の半導体デバイス。 - （４）前記ソース領域と電気的に接触しかつ前記導電ゲ
ート上に延在する導電膜を有することを特徴とする特許
請求の範囲第１項に記載の半導体デバイス。 - （５）前記半導体本体内にあって前記主面に向けて延出
すると共に前記ソース領域を包囲する前記第２の導電形
式からなる第１のディープウェル領域と、 前記半導体本体内にあって前記主面に向けて延出すると
共に前記ドレーン領域を包囲する前記第２の導電形式か
らなる第２のディープウェル領域とを有することを特徴
とする特許請求の範囲第１項に記載の半導体デバイス。 - （６）前記第１のディープウェル領域が前記主面に於て
前記第１のフィールド領域により包囲され、前記第２の
ディープウェル領域が前記主面に於て前記第２のフィー
ルド領域により包囲されていることを特徴とする特許請
求の範囲第５項に記載の半導体デバイス。 - （７）前記第１及び第２のフィールド領域がイオン注入
により形成されることを特徴とする特許請求の範囲第１
項に記載の半導体デバイス。 - （８）注入される材料が硼素からなることを特徴とする
特許請求の範囲第７項に記載の半導体デバイス。 - （９）前記導電ゲートが、前記第１及び第２のフィール
ド酸化膜領域の少なくとも一部に重合されていることを
特徴とする特許請求の範囲第１項に記載の半導体デバイ
ス。 - （１０）前記ソース領域、前記ドレーン領域及び前記半
導体本体が、それぞれバイポーラトランジスタのエミッ
タ、コレクタ及びベースをなすことを特徴とする特許請
求の範囲第１項に記載の半導体デバイス。 - （１１）半導体本体と、前記半導体本体内に形成された
ソースと、前記半導体本体内にあって前記ソースに対し
て隔置されたドレーンと、前記ドレーンが前記ソースに
対して隔置される距離をもって定められる有効幅を有す
るチャンネルとを備えることを特徴とする半導体デバイ
ス。 - （１２）半導体デバイスを製造するための方法であって
、 主面を有しかつ第１の導電形式からなる半導体本体を形
成する過程と、 前記主面上にあって互いに隔置された第１及び第２の領
域をマスキングする過程と、 前記半導体本体内にあって前記第１のマスキング領域を
包囲する、前記第１の導電形式とは異なる第２の導電形
式からなる第１のフィールド領域を形成する過程と、 前記半導体本体内にあって前記第２のマスキング領域を
包囲する、前記第２の導電形式を有する第２のフィール
ド領域を形成する過程と、 前記第１のフィールド領域を覆うように前記第１の主面
上に第１のフィールド酸化膜領域を形成する過程と、 前記第１のフィールド酸化膜領域に対して隔置されかつ
前記第２のフィールド領域を覆うように前記主面上に第
２のフィールド酸化膜領域を形成する過程と、 前記主面上に導電ゲートを形成する過程と、前記半導体
本体内にあって前記第１及び第２のマスキング領域にそ
れぞれ第２の導電形式を有する第１及び第２の半導体領
域を形成する過程とを有し、 前記第１及び第２の半導体領域間のチャンネル領域が、
前記第１及び第２のフィールド酸化膜領域間の距離によ
って定められる有効幅を有することを特徴とする製造方
法。 - （１３）前記第１及び第２のフィールド酸化膜領域を形
成する過程に続いて前記主面上にゲート酸化膜を形成す
る過程を有し、前記ゲート酸化膜が、前記第１及び第２
のフィールド酸化膜領域間の距離により定められる幅を
有することを特徴とする特許請求の範囲第１２項に記載
の製造方法。 - （１４）前記ゲート酸化膜の厚さが少なくも２，０００
Åであることを特徴とする特許請求の範囲第１３項に記
載の製造方法。 - （１５）前記第１の半導体領域と電気的に接触しかつ前
記導電ゲート上を延在する第１の導電膜を形成する過程
を有することを特徴とする特許請求の範囲第１２項に記
載の製造方法。 - （１６）前記半導体本体内にあって前記第１の半導体領
域を包囲するように前記主面に向けて延出する第２の導
電形式からなる第１のディープウェル領域を形成する過
程と、 前記半導体本体内にあって前記第２の半導体領域を包囲
するように前記主面に向けて延出する第２の導電形式か
らなる第２のディープウェル領域を形成する過程とを有
することを特徴とする特許請求の範囲第１２項に記載の
製造方法。 - （１７）前記第１のディープウェル領域が、前記主面に
於て前記第１のフィールド領域により包囲されるように
形成され、前記第２のディープウェル領域が、前記主面
に於て、前記第２のフィールド領域により包囲されるよ
うに形成されることを特徴とする特許請求の範囲第１６
項に記載の製造方法。 - （１８）前記第１及び第２のフィールド領域を形成する
過程がイオン注入過程を含むことを特徴とする特許請求
の範囲第１２項に記載の製造方法。 - （１９）注入される材料が硼素からなることを特徴とす
る特許請求の範囲第１８項に記載の製造方法。 - （２０）前記導電ゲートが前記第１及び第２のフィール
ド酸化膜領域上に重合されように形成されることを特徴
とする特許請求の範囲第１２項に記載の製造方法。 - （２１）前記第１の半導体領域、前記第２の半導体領域
及び前記半導体本体がそれぞれバイポーラトランジスタ
のエミッタ、コレクタ及びベースをなすことを特徴とす
る特許請求の範囲第１２項に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24420788A | 1988-09-14 | 1988-09-14 | |
| US244,207 | 1988-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197137A true JPH02197137A (ja) | 1990-08-03 |
Family
ID=22921809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236781A Pending JPH02197137A (ja) | 1988-09-14 | 1989-09-12 | 高耐圧半導体デバイス及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02197137A (ja) |
| DE (1) | DE3929880A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130869A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| JP2006261227A (ja) * | 2005-03-15 | 2006-09-28 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-09-08 DE DE3929880A patent/DE3929880A1/de not_active Withdrawn
- 1989-09-12 JP JP1236781A patent/JPH02197137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130869A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| JP2006261227A (ja) * | 2005-03-15 | 2006-09-28 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3929880A1 (de) | 1990-04-12 |
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