JPH02197194A - 電子回路パッケージのケージ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は電子機器における電子回路パッケージ及びその
ケージ構造に関する。

［従来の技術］ ｆ導体素子を高密度に電子機器内に実装し接続する方法
としては、半導体素子を多数ＮＳ載した電子回路パッケ
ージ（以トドーターポードと呼ぶ）をマザーボードへ３
次元実装するケージ構造を採るのが一般的である。

従来のケージ構造の例を第７図に示す。

半導体素子５４．５５を搭載した複数枚のドーターボー
ド５１はカードガイド５９に案内挿入されてマザーボー
ド５２とコネクタ５３を介して電気的に接続される。ド
ーターボード間の電気的接続は信号ケーブル６６の相互
接続及びコネクタ５３、マザーボード５２の内層を介し
て行なわれる。

ドーターボード５１への給電は、給電バス５６もしくは
給電ケーブル５７、インサート５８、マザーボード５２
内の導体層、コネクタ５３を介して行なわれる。

半導体素子５４．５５が発生する熱は、ケージ６０の上
下に配置された送風機６２による強制空冷によって電子
機器の外へ排出される。

［発明が解決しようとする課題］ 近年来、電子機器の高性能化のため、半導体素子の高集
植度化、電子回路パッケージの大型化が必須となりそれ
に伴って消費電力も増大してきた。そのため前述した従
来技術には次のような問題点が生じてきた。

即ち、 ■プリント配線板（以下、ＰＷＢという）の大型化には
製造設備上の上限があるため、−枚のＰＷＨに実装でき
る半導体素子の数が制限される。

■各種の半導体素子を一枚のＰＷＨに混在実装するため
、層数が多くなる０Ｍｉ層数が多く、・外形も大きいＰ
ＷＢは原価的に不利である。

■一般にメモリ系半導体素子は制御系半導体素Ｐに比べ
て故障率が大きい、メモリ系半導体素子の障害時にはそ
のために高価な大型ＰＷＢを交換する必要があり、保守
面でのリスクが大きい。

■ＰＷＨの大型化のため、それを支えるカードガイドに
は更なる強度が要求される。しかしそのためにカードガ
イドの幅を広くすると、空気路の断面樋が減り冷却能力
が落ちる。

＠また。カード自体の自重のため、カードガイド上を滑
らす挿入性が悪くなる。

■従来技術ではマザーボードとドーターボードを接続す
るコネクタに、電源ビン、グランドビン。

信号ビンが集中する構造となっているため、コネクタ内
のトータルビン数に制約がある以上１電源の大容量化や
信号数の増大に対応できない。

■従来技術ではマザーボードに給電用の電源層を必要と
するため、また割高な電源／グランド／信号ビン内蔵コ
ネクタを使うため高価になる。

０発熱量の大きい制御系半導体素子の冷却を空冷で実現
するには強力な送風機を必要とするが、近年要望が強い
低騒音化の実現性が乏しい、一方、個々の発熱量は小さ
いが絶対数が多いメモリ系半導体素子の冷却には適度な
能力を持つ送風機による空冷が最も効率がよい、低騒音
化を考えると画素子の冷却をまとめて空冷で実現するの
は困難である。

［課題を解決するための手段］ 本発明は上記課題に鑑みてなされたものであ第１に、電
子回路パッケージを同一平面で一列に複数配され、かつ
列方向に沿う一側面にコネクタを有するメモリ系半導体
素子を搭載した第１のプリント配線板と、制御系半導体
素子がＮｓ＠、され、一辺に第１のコネクタを有し、該
辺に隣り合う少なくとも一方の辺に前記第１のプリント
配線板のコネクタ群に嵌合する複数個の第２のコネクタ
を有する第２のプリント配線板とから構成し、第２に、
ケージ構造において、上記第１の電子回路パッケージを
、第３のプリント配線板の一１ｎｊに複数列設したコネ
クタに前記第２のプリント配線板の第１のコネクタを嵌
合することによって、水平に多段実装し、 また第３に、」二記第２のケージ構造において、前記第
２のプリント配線板の長子方向に設けられ、該第２のプ
リント配線板の導体層と導通する複数個のバススチフナ
と、前記第２のプリント配線板の四隅に配置され前記バ
ススチフナに固定された給電プレートに係合して電気的
に接続される複数個のパワーコネクタを含み。

第４に、同じく第２のケージ構造において、前記第２の
プリント配線板に設けられ、半導体素子の放熱面と熱的
に接触し、内部に冷媒流路を有するコールドプレートと
、前記第１のプリント配線板の挿入方向と直角方向に送
風すべく固定されたファンとで構成し、 さらに第５に、同じく第２のケージ構造において、前記
第２のプリント配線板の第２のコネクタを有する側の向
かい合う二辺に設けた一対のガイドスチフナと、前記第
２のプリント配線板の両脇に配置され、前記第１のプリ
ント配線板のコネクタ部分が挿入可能な複数個の穴と、
前記ガイドスチフナの下面に係合して前記第２のプリン
ト配線板を案内挿入する複数個のころを有する一対のガ
イドフレームと、前記第１のプリント配線板の挿入面側
に配置された複数個のサイドバーと、前記サイドフレー
ムと前記サイドバーに両端が保持され前記第１のプリン
ト配線板の二辺に係合して案内挿入するカードガイドと
、前記第３のプリント配線板と、前記一対のサイドフレ
ームと、前記複数個のサイドバーを保持するシャーシを
含み、第６に、上記第５のケージ構造において、一端が
凸部を有するＬ字型部材であって、他端が前記第２のプ
リント配線板に設けたガイドスナフナの先端に押圧され
た後、前記凸部を有する一端が曲記ガイドスチフナの側
面を押圧保持するように、中央部に設けた支点が回転自
在に前記サイドフレームに保持された複数対のカードホ
ルダと、前記ガイドスチフナのもう一方の端部を前記シ
ャーシに固定する手段とを有する構成としている。

［実施例］ 次に未発す１について図面を参照して説明する。

第１図は本発明の実施例の平断面図である。第２図、第
３図、第４図、＠５図はそれぞれ第１図のＡ−Ａ断面図
、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図。

Ｄ部詳細図である。第６図は第２図のＥ−Ｅ断面図であ
る。

第１図において電子回路パッケージはメモリ系半導体素
子ｌを搭載した第１のＰＷＢ３と、制御系半導体素子２
を搭載した第２のＰＷＢ４とに分割されており、両者は
コネクタ６及び８の嵌合により電気的に接続される。電
子回路パッケージ間は第３のＰＷＢ５に列設されたコネ
クタ９と第２のＰＷＢのコネクタ７の嵌合により電気的
に接続される。即ち複数の第１のＰＷＢ３と第２のＰＷ
Ｂ４から成る電子回路パッケージが、第３のＰＷＢ５を
マザーボードとして水平に多段実装されている。

ところで効率のよい実装方式を実現するには、実装構造
、給電、冷却、接続等の多方面から最適解を見出す必要
がある。

カードの案内構造について第１図、第２図４第３図、第
５図、第６図を用いて説明する。

第２のＰＷＢ４の両脇には一対のガイドスチフナ１０が
固定されており、そのｒ辺がサイドフレーム１１に水上
方向に複数個設けたころ１３に案内されて第２のＰＷＢ
４がケージ内に挿入される。尚、サイドフレーム１１は
第２のＰＷＢ４の両側に対に配置されている。

第１のＰＷＢ３の両側かつ挿入面側にはサイドパー１４
が配置されており、サイドパー１４とサイドフレーム１
１の間にはカードガイド１５が橘わたしされている。第
２のＰＷＢ４の挿入が完了した後、第１のＰＷＢ３をカ
ードガイド１５に案内させて挿入できる。第１のＰＷＢ
３は分割タイプであり、一般にヒートシンクを必要とし
ないメモリ系半導体素子のみが搭載されているため、重
量が軽い、そのため、カードガイド１５の強度は小さく
てもよい、サイドフレーム１１には第１のＰＷＢ３のコ
ネクタ６が挿入できる大きさの穴１２が用意されており
、この穴１２を通過したコネクタ６は第２のＰＷＢ４の
コネクタ８と嵌合する。サイドフレーム１１には第６図
に示すように、ころ１３に対応して板バネ１７が用意さ
れており、ガイドスチフナｌＯを下方向へ矯正する役目
を果している。

ところで第２のＰＷＢ４のコネクタ７を第３のＰＷＢ５
のコネクタ９に嵌合させた後に、第１のＰＷＢ３を挿入
すると、コネクタ７．９に横方向のストレスが加わり、
コネクタ７．９内のピンを傷める危険がある。そこで本
発明では第２のＰＷＢ４の先端の両脇に第５図に示すカ
ードホルダ３５を、他端の両脇にネジ３９を用意した。

カードホルダ３５はＬ字型の形状であり一端に凸部を有
している。即ち第２のＰＷＢ４を挿入すると先端のガイ
ドスチフナ１０がカードホルダ３５の他端を、押圧し、
支点３７を中心に回転して前述の凸部３６が、第２のＰ
ＷＢ４の両脇に設けたガイドスチフナ１０を両側面から
押圧保持できる。また、第２のＰＷＢ４の残りの２角は
ネジ３９の締結によってサイドフレーム１１に固定され
る。

以上により第１のＰＷＢ３の挿入力が直接コネクタ７．
９に加わるのを防止できる。

給電構造について第１図、第４図を用いて説明する。

第２のＰＷＢ４の長手方向には、給電バスとスチフナを
兼ねた複数個のバススチフナ１８゜１９．２０．２１が
設けられており、導体層とインサート等を介して導通し
ている。さらに各々のバススチフナ１８，１９，２０．
２１には給電プレート２２が電気的に接続されている。

第４図に示すようにパワーコネクタ２３を給電プレート
２２へ嵌合させることにより、第２のＰＷＢ４の四隅か
らの給電が可能になり従来の信号用コネク夕からの給電
方式は不要となる。尚、給電プレート２２のパワーコネ
クタ２３を接続させる方法としては、前述した第１のＰ
ＷＢ３の案内構造と同じ方法が応用できる０本実施例で
はＳＧ、ＶＶ　２　　＋　Ｖ　３の４系統の給電を実現
している。第１のＰＷＢ３への給電は、コネクタ８を介
して実現されるが、メモリ系半導体素子の消費電力は小
さいので、わずかなビン数で足りる。

冷却構造について第１図を用いて説明する。

第２のＰＷＢに搭載された制御系半導体素子の上部空間
には水冷コールドブレー）３１が前述したＳＧ用バスス
チフナ１８に固定されている。第２のＰＷＢ４を抜く時
は、カブラ３２を離してケージ外の水配管系から分離す
ることにより可能である。第１のＰＷＢ３上に搭載され
たメモリ系半導体素子の冷却には送風機３４が用意され
ており、発熱量が小さいので適度な能力の送風＠３４を
選択できる。

即ち、発熱量が大きい制御系半導体素子の冷却には水冷
方式を、搭載数は多いが発熱量の小さいメモリ系半導体
素子の冷却には空冷方式を容易に採用でき、さらに実装
密度が高い３次元実装ケージ構造の実現が可能である。

［発明の効果］ 以上説明したように本発明は、従来ＰＷＢ−枚に混在さ
せていた制御系及びメモリ系半導体素子を別々のＰＷＨ
に分割して相互接続することにより、又このように相方
−接続した電子回路パッケージを３次元実装することに
より、 ■ＰＷＢを大型にしなくても搭載できる半導体素子の数
を多くできる。

■ＰＷＨの大型化が不要なので原価的に有利である。

■故障率の大きいメモリ系半導体素子を搭載したＰＷＢ
のみの交換が可能なので保守面でのメリットが大きい。

■それぞれの素子に最適な冷却方式である空冷（メモリ
系）と水冷（制御系）の混在が可能なケージ構造が実現
できる。

といった効果があり、 また従来、電源、グランド、信号ピンが混在したコネク
タから電源、グランドをパワーコネクタに移すことによ
り、 ■コネクタ内に占める信号ビン数を増やすことができる
。

■電源の大容量化が容易である。

■従来マザーボードに必要とした給電用の機構品や、ｔ
ｉ１１層が不要なため原価面で有利である。

さらに、第２図のＰＷＨの冷却用に水冷コールドプレー
トを第１のＰＷＢの冷却用にファンを設けて水冷部と空
冷部をわけることにより。

■各々の半導体素子に適した冷却方式を採用できるため
、冷却効率、原価、信頼性の点で優れている６ ■低騒音化を実現しやすい。

また、第２のＰＷＢの両脇にガイドスチフナを、サイド
フレームにこる及び第１のＰＷＨのコネクタ挿入穴を、
サイドバーとサイドフレーム間にカードガイドを設ける
ことにより、 ０毛量的に不利な水冷カード、軽量なれどカードガイド
幅に制約がある空冷カード各々に適したカード案内構造
を回持に実現できる。

■特に水冷カードの挿入性が容易である。

（■ガイドスチフナをころとバネで上下から押圧するこ
とによりカードのがたつきを小さくすることができる。

さらに、カード挿入後バックボード側とカード挿入面側
に保持機構を設けることにより、第２のＰＷＨの第２の
コネクタ８と、第１のＰＷＢのコネクタ６を着脱せしめ
る際に生じるコネクタ７゜９へのストレスを未然に防止
できる効果がある。

又、片面アクセスのため、カード保持のための保守スペ
ースがバックボード側にいらない。

【図面の簡単な説明】

第１図は本発明の実施例の平断面図、第２図は第１図の
Ａ−Ａ断面図、第３図は第１図のＢ−Ｂ断面図、第４図
は第１図のＣ−Ｃ断面図、第５図は第１図のＤ部詳細図
、第６図は第２図のＥ−Ｅ断面図、第７図は従来の実施
例の側断面図である。 ｌコメモリ系半導体素子 ２二制御系半導体素子 ３：第１のＰＷＢ　　　４：第２のＰＷＢ５：第３のＰ
ＷＢ　　　６：コネクタ ７：第１のコネクタ　８：ｉ２のコネクタ９：コネクタ
　　　　１（ｌガイドメチフナ１１：サイドフレーム １２．１２’：穴 １４：サイドバー １６：シャーシ １３：ころ １５：カードガイド １７：バネ １８：バススチフナ（ＳＧＪ）１） １９：バススチフナ（Ｖ＋用） ２０：バススチフナ（Ｖ２用） ２１；バススチフナ（Ｖ３川） ２２：給電プレート　２３：パワーコネクタ２４ニガイ
ドバス　　２５：ネジ ２６：バス（ＳＧｍ） ２７：バス（Ｖ＋用） ２８：バス（Ｖ２用） ２９ニバス（Ｖ３用） ３０：バッフル　　　３１：コールドプレート３２：カ
プラ　　　　３３：空気の流れ３４：送風機　　　　３
５：カードホルダ３６：凸部　　　　　３７：支点 ３８：カードホルダの回転方向 ３９：ネジ　　　　　５１ニド−ターポード５２：マザ
ーボード　５３：コネクタ ５４：メモリ系半導体素子 ５５：制御系半導体素子 ５６：給電バス　　　５７：給電ケーブル５８：インサ
ート　　５９：カードガイド６０：ケージシャーシ ６１：エアストレーナ ６２；送風機 ６４：？ｆｔ子機器架 ６６：信号ケーブル ６３：マフラ ６５：コネクタ

Claims (6)

【特許請求の範囲】
1. （１）同一平面で一列に複数配され、かつ列方向に沿う
   一側面にコネクタを有するメモリ系半導体素子を搭載し
   た第１のプリント配線板と、制御系半導体素子が搭載さ
   れ、一辺に第１のコネクタを有し、該辺に隣り合う少な
   くとも一方の辺に前記第１のプリント配線板のコネクタ
   群に嵌合する複数個の第２のコネクタを有する第２のプ
   リント配線板とから構成されることを特徴とする電子回
   路パッケージ。
2. （２）請求項（１）記載の電子回路パッケージを、第３
   のプリント配線板の一面に複数列設したコネクタに前記
   第２のプリント配線板の第１のコネクタを嵌合すること
   によって、水平に多段実装することを特徴とするケージ
   構造。
3. （３）前記第２のプリント配線板の長手方向に設けられ
   、該第２のプリント配線板の導体層と導通する複数個の
   バススチフナと、前記第２のプリント配線板の四隅に配
   置され前記バススチフナに固定された給電プレートに係
   合して電気的に接続される複数個のパワーコネクタを含
   むことを特徴とする請求項（２）記載のケージ構造。
4. （４）前記第２のプリント配線板に設けられ、半導体素
   子の放熱面と熱的に接触し、内部に冷媒流路を有するコ
   ールドプレートと、前記第１のプリント配線板の挿入方
   向と直角方向に送風すべく固定されたファンとで構成さ
   れることを特徴とする請求項（２）記載のケージ構造。
5. （５）前記第２のプリント配線板の第２のコネクタを有
   する側の向かい合う二辺に設けた一対のガイドスチフナ
   と、 前記第２のプリント配線板の両脇に配置され、前記第１
   のプリント配線板のコネクタ部分が挿入可能な複数個の
   穴と、前記ガイドスチフナの下面に係合して前記第２の
   プリント配線板を案内挿入する複数個のころを有する一
   対のガイドフレームと、 前記第１のプリント配線板の挿入面側に配置された複数
   個のサイドバーと、 前記サイドフレームと前記サイドバーに両端が保持され
   前記第１のプリント配線板の二辺に係合して案内挿入す
   るカードガイドと、 前記第３のプリント配線板と、前記一対のサイドフレー
   ムと、前記複数個のサイドバーを保持するシャーシを含
   むことを特徴とする請求項（２）記載のケージ構造。
6. （６）一端が凸部を有するＬ字型部材であって、他端が
   前記第２のプリント配線板に設けたガイドスチフナの先
   端に押圧された後、前記凸部を有する一端が前記ガイド
   スチフナの側面を押圧保持するように，中央部に設けた
   支点が回転自在に前記サイドフレームに保持された複数
   対のカードホルダと、 前記ガイドスチフナのもう一方の端部を前記シャーシに
   固定する手段とを有することを特徴とする請求項（５）
   記載のケージ構造。