JPH021976Y2 - - Google Patents
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- JPH021976Y2 JPH021976Y2 JP1981161227U JP16122781U JPH021976Y2 JP H021976 Y2 JPH021976 Y2 JP H021976Y2 JP 1981161227 U JP1981161227 U JP 1981161227U JP 16122781 U JP16122781 U JP 16122781U JP H021976 Y2 JPH021976 Y2 JP H021976Y2
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- Japan
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- signal
- output
- gate
- circuit
- input
- Prior art date
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】
本考案は始めに入力される所定のクロツク信号
に同期した同期式の信号（以下、原信号と称す）
が伝送系を通るうちにノイズの混入あるいは歪を
生じたり、そのデユーテイ比に変化が生じて伝送
波形が歪む場合に、その伝送波形を原信号の波形
に再生する伝送波形の再生装置に関する。
に同期した同期式の信号（以下、原信号と称す）
が伝送系を通るうちにノイズの混入あるいは歪を
生じたり、そのデユーテイ比に変化が生じて伝送
波形が歪む場合に、その伝送波形を原信号の波形
に再生する伝送波形の再生装置に関する。
これまで、伝送されてきた所定のクロツク信号
に同期した同期式の入力信号の波形をある一時点
で見ることはできたが、その波形がたまたまノイ
ズを混入したものであるのかあるいは伝送系上で
生じた波形歪なのかは、これまでの一時点で見る
場合には、判断が難かしかつた。従来は、このよ
うに伝送波形が歪んだ場合に、例えば積分回路を
用いて歪んだ伝送波形からパルス幅の短い単発性
のノイズなどを取り除くことは容易であつた。し
かし連続的に発生するノイズの除去や、また正確
なデユーテイ比のパルスを必要とする場合、積分
回路だけでは困難であつた。
に同期した同期式の入力信号の波形をある一時点
で見ることはできたが、その波形がたまたまノイ
ズを混入したものであるのかあるいは伝送系上で
生じた波形歪なのかは、これまでの一時点で見る
場合には、判断が難かしかつた。従来は、このよ
うに伝送波形が歪んだ場合に、例えば積分回路を
用いて歪んだ伝送波形からパルス幅の短い単発性
のノイズなどを取り除くことは容易であつた。し
かし連続的に発生するノイズの除去や、また正確
なデユーテイ比のパルスを必要とする場合、積分
回路だけでは困難であつた。
本考案は上記の点に鑑みてなされたもので、そ
の目的とするところは、簡単な回路構成である時
点とこの時点からｔ秒後の入力波形を同時に比較
して入力波形の連続性を確認することによつて、
伝送系を通る伝送波形のノイズ、波形歪などを除
去し、その伝送波形を原信号の波形に再生する伝
送波形の再生装置を提供することにある。
の目的とするところは、簡単な回路構成である時
点とこの時点からｔ秒後の入力波形を同時に比較
して入力波形の連続性を確認することによつて、
伝送系を通る伝送波形のノイズ、波形歪などを除
去し、その伝送波形を原信号の波形に再生する伝
送波形の再生装置を提供することにある。
以下、本考案に基づく一実施例について添付図
面を参照して説明する。
面を参照して説明する。
第１図は本考案に基づく一実施例の回路図、第
２図は第１図の回路図のタイミングチヤートであ
る。
２図は第１図の回路図のタイミングチヤートであ
る。
ここで、第１図を参照すると、入力端子１０は
ラインレシーバ１２を介して制御回路１４の入力
端子に接続されている。この制御回路１４は第１
のシフトレジスタ１６、第２のシフトレジスタ１
８第３のシフトレジスタ２０、第４のシフトレジ
スタ２２と、これらの各レジスタ１６，１８，２
０，２２からの出力信号を入力されるアンドゲー
ト２４で構成されている。そして、これらの各レ
ジスタ１６，１８，２０，２２には、例えば原信
号の一連の信号をサンプリングした１ブロツク信
号の前線端を基準としてクロツク信号が好適に印
加される。２６，２８もシフトレジスタで、これ
らのシフトレジスタ２６，２８の入力端子には、、
アンドゲート２４すなわち制御回路１４の出力端
子が接続される。シフトレジスタ２６，２８の出
力端子はアンドゲート３０を介して微分回路３２
へ、またオアゲート６３を介してインバータ３４
の入力端子にそれぞれ接続されると共にアンドゲ
ート３６の一方の入力端子にも接続されている。
微分回路３２の出力端子は緩衝増幅器３８を介し
てアンドゲート４０の一方の入力端子に接続さ
れ、アンドゲート４０の出力端子は、発振回路４
２の入力端子に接続されている。発振回路４２の
出力端子は、次にサンプリングされた１ブロツク
信号との切れ目を検出するためのカウンタ４４の
入力端子に接続されると共にアンドゲート３６の
他方の入力端子ならびにアンドゲート４５の一方
の入力端子にも接続されている。カウンタ４４の
出力端子は発振回路４２の制御端子ならびにオア
ゲート４６の一方の入力端子に接続され、このオ
アゲート４６の他方の入力端子には電源投入時の
初期設定パルスの入力端子４８に接続されてい
る。オアゲート４６の出力端子は発振回路４２の
起動コントロール用のフリツプ・フロツプ回路５
０のセツト端子に接続され、このフリツプ・フロ
ツプ回路５０のＱ出力端子はアンドゲート４０の
他方の入力端子に接続されている。一方、アンド
ゲート４５の他方の入力端子はインバータ３４の
出力端子が接続されている。アンドゲート４５の
出力端子はオアゲート５２の一方の入力端子に接
続され、このオアゲート５２の他方の入力端子は
電源投入時、初期設定パルスが入力される入力端
子４８が接続されている。そして、これらインバ
ータ３４、アンドゲート３６，４５、オアゲート
５２でチエツク回路５３を構成する。アンドゲー
ト３６の出力端子は作成出力信号用のフリツプ・
フロツプ回路５４のセツト端子に接続され、オア
ゲート５２の出力端子はフリツプ・フロツプ回路
５４のリセツト端子に接続されている。フリツ
プ・フロツプ回路５４のＱ出力端子は増幅器５６
を介して微分回路５８の入力端子に接続されると
共にオアゲート６０の一方の入力端子ならびに出
力端子６２にも接続されている。微分回路５８の
出力端子はフリツプ・フロツプ回路５０のリセツ
ト端子に接続されている。また、オアゲート６０
の他方の入力端子には端子４８が接続され、オア
ゲート６０の出力端子はカウンタ４４のリセツト
端子に接続されている。
ラインレシーバ１２を介して制御回路１４の入力
端子に接続されている。この制御回路１４は第１
のシフトレジスタ１６、第２のシフトレジスタ１
８第３のシフトレジスタ２０、第４のシフトレジ
スタ２２と、これらの各レジスタ１６，１８，２
０，２２からの出力信号を入力されるアンドゲー
ト２４で構成されている。そして、これらの各レ
ジスタ１６，１８，２０，２２には、例えば原信
号の一連の信号をサンプリングした１ブロツク信
号の前線端を基準としてクロツク信号が好適に印
加される。２６，２８もシフトレジスタで、これ
らのシフトレジスタ２６，２８の入力端子には、、
アンドゲート２４すなわち制御回路１４の出力端
子が接続される。シフトレジスタ２６，２８の出
力端子はアンドゲート３０を介して微分回路３２
へ、またオアゲート６３を介してインバータ３４
の入力端子にそれぞれ接続されると共にアンドゲ
ート３６の一方の入力端子にも接続されている。
微分回路３２の出力端子は緩衝増幅器３８を介し
てアンドゲート４０の一方の入力端子に接続さ
れ、アンドゲート４０の出力端子は、発振回路４
２の入力端子に接続されている。発振回路４２の
出力端子は、次にサンプリングされた１ブロツク
信号との切れ目を検出するためのカウンタ４４の
入力端子に接続されると共にアンドゲート３６の
他方の入力端子ならびにアンドゲート４５の一方
の入力端子にも接続されている。カウンタ４４の
出力端子は発振回路４２の制御端子ならびにオア
ゲート４６の一方の入力端子に接続され、このオ
アゲート４６の他方の入力端子には電源投入時の
初期設定パルスの入力端子４８に接続されてい
る。オアゲート４６の出力端子は発振回路４２の
起動コントロール用のフリツプ・フロツプ回路５
０のセツト端子に接続され、このフリツプ・フロ
ツプ回路５０のＱ出力端子はアンドゲート４０の
他方の入力端子に接続されている。一方、アンド
ゲート４５の他方の入力端子はインバータ３４の
出力端子が接続されている。アンドゲート４５の
出力端子はオアゲート５２の一方の入力端子に接
続され、このオアゲート５２の他方の入力端子は
電源投入時、初期設定パルスが入力される入力端
子４８が接続されている。そして、これらインバ
ータ３４、アンドゲート３６，４５、オアゲート
５２でチエツク回路５３を構成する。アンドゲー
ト３６の出力端子は作成出力信号用のフリツプ・
フロツプ回路５４のセツト端子に接続され、オア
ゲート５２の出力端子はフリツプ・フロツプ回路
５４のリセツト端子に接続されている。フリツ
プ・フロツプ回路５４のＱ出力端子は増幅器５６
を介して微分回路５８の入力端子に接続されると
共にオアゲート６０の一方の入力端子ならびに出
力端子６２にも接続されている。微分回路５８の
出力端子はフリツプ・フロツプ回路５０のリセツ
ト端子に接続されている。また、オアゲート６０
の他方の入力端子には端子４８が接続され、オア
ゲート６０の出力端子はカウンタ４４のリセツト
端子に接続されている。
以上の構成において、第２図及び第３図の波形
図を参照してその動作を説明する。今、電源を投
入すると端子４８から初期設定パルスが印加され
るので、カウンタ４４、フリツプ・フロツプ回路
５０がそれぞれセツトされ、またフリツプ・フロ
ツプ回路５４はリセツトされる。そこへ入力端子
１０から第２図１に示すようなパルス幅ｔ、周期
Ｔの同期式のパルス（以下原信号Ａという）が入
力する。この原信号Ａは伝送系を通るうちに例え
ばノイズを受けたり、歪を生じたりして第２図２
に示すような伝送波形の信号Ｂに変形して入力さ
れる。この信号Ｂがラインレシーバ１２に入力さ
れると、ラインレシーバ１２は信号Ｂを波形整形
して第２図３に示すような信号Ｃに変形する。こ
の信号Ｃが各シフトレジスタ１６，１８，２０，
２２に入力される。この時の各シフトレジスタへ
の書き込みタイミングは一連の信号をサンプリン
グした１ブロツク信号の前縁端を基準として印加
される例えば第３図のような書き込み用のクロツ
ク信号CKW４，３，２，１が書き込みのタイミ
ングで１周期ずつ遅らされており、一方各シフト
レジスタからの読み出しのタイミングのための読
み出し用のクロツク信号CKR４，３，２，１は
図示の如く各シフトレジスタに全て同時に与えら
れる。従つて、クロツク信号CKW１〜４で各シ
フトレジスタ１６〜２２に書き込まれて、クロツ
ク信号CKR１〜４で読み出され一連の信号をサ
ンプリングした１ブロツク信号、即ち信号Ｃの各
シフトレジスタ１６〜２２からの出力はそれぞれ
第２図４，５，６，７に示すような出力波形信号
C1〜C4に変形される。この時、実際は信号Ｃと
信号C1〜C4のうちの信号C1との間には時間遅れ
があるから、信号C1は信号Ｃの信号波形より遅
れているが、簡単化のために、信号Ｃと信号C1
との間の時間遅れを無視する。また、書き込みの
タイミングで１周期ずつ遅らされているクロツク
信号CKW１〜４の供給時間は原信号Ａのパルス
幅に応じて設定されている。これらの信号C1〜
C4がアンドゲート２４に入力されると、アンド
ゲート２４の出力は信号C1〜C4が同時に印加さ
れた時点を検出して第２図８に示すような信号Ｄ
を出力する。この信号Ｄがシフトレジスタ２６，
２８にそれぞれ入力される。この時にも前述と同
様に各シフトレジスタへの書き込みのタイミング
は図示の如く書き込み用のクロツク信号CW１，
２が書き込みのタイミングで１周期ずつ遅らされ
ており、シフトレジスタ２６，２８からの読み出
しのタイミングのための読み出し用のクロツク信
号CR１，２は図示の如くシフトレジスタ２６，
２８に全て同時に与えられる。従つて、クロツク
信号CW１，２でシフトレジスタ２６，２８にそ
れぞれ書き込まれて、クロツク信号CR１，２で
読み出される信号Ｄのシフトレジスタ２６，２８
からの出力はそれぞれ第２図９，１０に示す信号
D1，D2のような信号波形に変形される。この時、
実際は信号Ｄと信号D1との間には時間遅れがあ
るから信号D1は信号Ｄの信号波形より遅れてい
るが、簡単化のために信号Ｄと信号D1との間の
タイムラグを無視すると、信号D1と信号D2との
間の相対関係は第２図９，１０のような関係とな
る。そして、これらの信号D1，D2がアンドゲー
ト３０に入力されると、アンドゲート３０の出力
は第２図１１に示すような信号Ｅが得られる。こ
の信号Ｅが微分回路３２で微分され、第２図１２
に示すようなパルス信号E1が得られる。このパ
ルス信号E1は増幅器３８、アンドゲート４０を
介してパルス信号E2となりはじめの一発のみ発
振回路４２に与えられ発振回路４２にトリガーを
かけて、発振回路４２から第２図１３に示すよう
な信号Ｅのチエツク用のパルス信号Ｆを起動させ
る。アンドゲート４０ではじめの一発をとるため
のカウンターが４４であるこの起動したパルス信
号Ｆの発生周期は発振回路４２からあらかじめ決
められた一定間隔すなわち、原信号Ａの１パルス
幅に相当する時間で発生しつづける。シフトレジ
スタ２６，２８の信号がオアゲートを介して得ら
れた信号がE3である。ここで、立ち上がつた信
号Ｆで、その時の信号E3の状態をチエツク回路
５３でチエツクする。すなわち、信号Ｆが立ち上
がつた時に、信号E3がローレベルである場合に
のみ求めるべき信号Ｇをローレベルとし、信号Ｆ
が立ち上がつた時に、信号Ｅがハイレベルである
場合には求めるべき信号Ｇをハイレベルとなるよ
うにされている。オアゲート３０の出力がハイレ
ベルのときを考えると、パルス信号Ｆはカウンタ
４４に入力されて計数されると共にアンド回路３
６の出力信号がハイレベルとなつてフリツプ・フ
ロツプ回路５４をセツトし、フリツプ・フロツプ
回路５４のＧ出力端子からはハイレベルの信号を
出力する。このハイレベルの状態は次のパルス信
号Ｆがくるまで保持される。そして、フリツプ・
フロツプ回路５４のＧ出力端子からハイレベルの
信号が出力すると、この信号は出力端子６２へ出
力し、さらにオアゲート６０を介して、カウンタ
４４をリセツトすると共に緩衝増幅器５６、微分
回路５８を介してフリツプ・フロツプ回路５０を
もリセツトする。その結果、カウンタ４４は再び
Ｏから次にくるパルス信号Ｆを計数すると共に一
連の信号をサンプリングした１ブロツク信号の始
めで一担、パルスE2が発生すると、１ブロツク
信号中での次にくるハイレベルのパルス信号E1
がアンドゲート４０に入力しても前述のパルス信
号E2が発生せずに、発振回路４２は新たに起動
されないことになる。そして、次の到来パルス信
号Ｆがインバータ３４、アンドゲート３６、アン
ドゲート４５、オアゲート５２で構成されるチエ
ツク回路５３でオアゲート６３の出力信号すなわ
ち、パルス信号E3をチエツクしたときに、パル
ス信号E3がローレベルの場合には、パルス信号
Ｆに同期したタイミングにてフリツプ・フロツプ
回路５４がリセツトされ、求めるべき信号Ｇはロ
ーレベルとなる。このローレベルの状態は次のパ
ルス信号Ｆがくるまで保持される。このようにし
て、一連の信号をサンプリングした１ブロツク信
号が終了するまで上記した繰り返しによつて第２
図１４に示すように求めるべき信号Ｇが求められ
る。その結果、パルス信号Ｆの１発生周期中に入
る幅の広いノイズや波形歪は除去できることにな
る。そしてこの一連の信号をサンプリングした１
ブロツク信号の信号処理が終了した後、次の１ブ
ロツク信号が入力するまで、フリツプ・フロツプ
回路５４のＱ出力端子からの出力信号Ｇが、一定
期間すなわち、発振回路４２からのパルス信号Ｆ
が所定回数ｎ発生する間、ローレベルであつた場
合には、カウンタ４４でパルス信号Ｆがｎ回計数
されることになる。そうでない場合、すなわち何
らかの入力信号がある場合には前述したようにパ
ルス信号Ｆのｎ回の計数に達する前にカウンタ４
４はリセツトされている。カウンタ４４がパルス
信号Ｆをｎ回計数すると、カウンタ４４はハイレ
ベルの信号を出力し、オアゲート４６を介してフ
リツプ・フロツプ回路５０をセツトすると共に発
振回路４２の起動を停止し、パルス信号Ｆの発生
を停止するようにされている。その結果、発振回
路４２は信号Ｅの入力待ちの状態になり、始めの
状態に戻る。尚、ここでｎは入力信号の条件によ
りあらかじめ決定された値であり、次のブロツク
信号が入力されるまでの、すなわち、次の１ブロ
ツクの入力信号の空白部分を検出させるための値
である。
図を参照してその動作を説明する。今、電源を投
入すると端子４８から初期設定パルスが印加され
るので、カウンタ４４、フリツプ・フロツプ回路
５０がそれぞれセツトされ、またフリツプ・フロ
ツプ回路５４はリセツトされる。そこへ入力端子
１０から第２図１に示すようなパルス幅ｔ、周期
Ｔの同期式のパルス（以下原信号Ａという）が入
力する。この原信号Ａは伝送系を通るうちに例え
ばノイズを受けたり、歪を生じたりして第２図２
に示すような伝送波形の信号Ｂに変形して入力さ
れる。この信号Ｂがラインレシーバ１２に入力さ
れると、ラインレシーバ１２は信号Ｂを波形整形
して第２図３に示すような信号Ｃに変形する。こ
の信号Ｃが各シフトレジスタ１６，１８，２０，
２２に入力される。この時の各シフトレジスタへ
の書き込みタイミングは一連の信号をサンプリン
グした１ブロツク信号の前縁端を基準として印加
される例えば第３図のような書き込み用のクロツ
ク信号CKW４，３，２，１が書き込みのタイミ
ングで１周期ずつ遅らされており、一方各シフト
レジスタからの読み出しのタイミングのための読
み出し用のクロツク信号CKR４，３，２，１は
図示の如く各シフトレジスタに全て同時に与えら
れる。従つて、クロツク信号CKW１〜４で各シ
フトレジスタ１６〜２２に書き込まれて、クロツ
ク信号CKR１〜４で読み出され一連の信号をサ
ンプリングした１ブロツク信号、即ち信号Ｃの各
シフトレジスタ１６〜２２からの出力はそれぞれ
第２図４，５，６，７に示すような出力波形信号
C1〜C4に変形される。この時、実際は信号Ｃと
信号C1〜C4のうちの信号C1との間には時間遅れ
があるから、信号C1は信号Ｃの信号波形より遅
れているが、簡単化のために、信号Ｃと信号C1
との間の時間遅れを無視する。また、書き込みの
タイミングで１周期ずつ遅らされているクロツク
信号CKW１〜４の供給時間は原信号Ａのパルス
幅に応じて設定されている。これらの信号C1〜
C4がアンドゲート２４に入力されると、アンド
ゲート２４の出力は信号C1〜C4が同時に印加さ
れた時点を検出して第２図８に示すような信号Ｄ
を出力する。この信号Ｄがシフトレジスタ２６，
２８にそれぞれ入力される。この時にも前述と同
様に各シフトレジスタへの書き込みのタイミング
は図示の如く書き込み用のクロツク信号CW１，
２が書き込みのタイミングで１周期ずつ遅らされ
ており、シフトレジスタ２６，２８からの読み出
しのタイミングのための読み出し用のクロツク信
号CR１，２は図示の如くシフトレジスタ２６，
２８に全て同時に与えられる。従つて、クロツク
信号CW１，２でシフトレジスタ２６，２８にそ
れぞれ書き込まれて、クロツク信号CR１，２で
読み出される信号Ｄのシフトレジスタ２６，２８
からの出力はそれぞれ第２図９，１０に示す信号
D1，D2のような信号波形に変形される。この時、
実際は信号Ｄと信号D1との間には時間遅れがあ
るから信号D1は信号Ｄの信号波形より遅れてい
るが、簡単化のために信号Ｄと信号D1との間の
タイムラグを無視すると、信号D1と信号D2との
間の相対関係は第２図９，１０のような関係とな
る。そして、これらの信号D1，D2がアンドゲー
ト３０に入力されると、アンドゲート３０の出力
は第２図１１に示すような信号Ｅが得られる。こ
の信号Ｅが微分回路３２で微分され、第２図１２
に示すようなパルス信号E1が得られる。このパ
ルス信号E1は増幅器３８、アンドゲート４０を
介してパルス信号E2となりはじめの一発のみ発
振回路４２に与えられ発振回路４２にトリガーを
かけて、発振回路４２から第２図１３に示すよう
な信号Ｅのチエツク用のパルス信号Ｆを起動させ
る。アンドゲート４０ではじめの一発をとるため
のカウンターが４４であるこの起動したパルス信
号Ｆの発生周期は発振回路４２からあらかじめ決
められた一定間隔すなわち、原信号Ａの１パルス
幅に相当する時間で発生しつづける。シフトレジ
スタ２６，２８の信号がオアゲートを介して得ら
れた信号がE3である。ここで、立ち上がつた信
号Ｆで、その時の信号E3の状態をチエツク回路
５３でチエツクする。すなわち、信号Ｆが立ち上
がつた時に、信号E3がローレベルである場合に
のみ求めるべき信号Ｇをローレベルとし、信号Ｆ
が立ち上がつた時に、信号Ｅがハイレベルである
場合には求めるべき信号Ｇをハイレベルとなるよ
うにされている。オアゲート３０の出力がハイレ
ベルのときを考えると、パルス信号Ｆはカウンタ
４４に入力されて計数されると共にアンド回路３
６の出力信号がハイレベルとなつてフリツプ・フ
ロツプ回路５４をセツトし、フリツプ・フロツプ
回路５４のＧ出力端子からはハイレベルの信号を
出力する。このハイレベルの状態は次のパルス信
号Ｆがくるまで保持される。そして、フリツプ・
フロツプ回路５４のＧ出力端子からハイレベルの
信号が出力すると、この信号は出力端子６２へ出
力し、さらにオアゲート６０を介して、カウンタ
４４をリセツトすると共に緩衝増幅器５６、微分
回路５８を介してフリツプ・フロツプ回路５０を
もリセツトする。その結果、カウンタ４４は再び
Ｏから次にくるパルス信号Ｆを計数すると共に一
連の信号をサンプリングした１ブロツク信号の始
めで一担、パルスE2が発生すると、１ブロツク
信号中での次にくるハイレベルのパルス信号E1
がアンドゲート４０に入力しても前述のパルス信
号E2が発生せずに、発振回路４２は新たに起動
されないことになる。そして、次の到来パルス信
号Ｆがインバータ３４、アンドゲート３６、アン
ドゲート４５、オアゲート５２で構成されるチエ
ツク回路５３でオアゲート６３の出力信号すなわ
ち、パルス信号E3をチエツクしたときに、パル
ス信号E3がローレベルの場合には、パルス信号
Ｆに同期したタイミングにてフリツプ・フロツプ
回路５４がリセツトされ、求めるべき信号Ｇはロ
ーレベルとなる。このローレベルの状態は次のパ
ルス信号Ｆがくるまで保持される。このようにし
て、一連の信号をサンプリングした１ブロツク信
号が終了するまで上記した繰り返しによつて第２
図１４に示すように求めるべき信号Ｇが求められ
る。その結果、パルス信号Ｆの１発生周期中に入
る幅の広いノイズや波形歪は除去できることにな
る。そしてこの一連の信号をサンプリングした１
ブロツク信号の信号処理が終了した後、次の１ブ
ロツク信号が入力するまで、フリツプ・フロツプ
回路５４のＱ出力端子からの出力信号Ｇが、一定
期間すなわち、発振回路４２からのパルス信号Ｆ
が所定回数ｎ発生する間、ローレベルであつた場
合には、カウンタ４４でパルス信号Ｆがｎ回計数
されることになる。そうでない場合、すなわち何
らかの入力信号がある場合には前述したようにパ
ルス信号Ｆのｎ回の計数に達する前にカウンタ４
４はリセツトされている。カウンタ４４がパルス
信号Ｆをｎ回計数すると、カウンタ４４はハイレ
ベルの信号を出力し、オアゲート４６を介してフ
リツプ・フロツプ回路５０をセツトすると共に発
振回路４２の起動を停止し、パルス信号Ｆの発生
を停止するようにされている。その結果、発振回
路４２は信号Ｅの入力待ちの状態になり、始めの
状態に戻る。尚、ここでｎは入力信号の条件によ
りあらかじめ決定された値であり、次のブロツク
信号が入力されるまでの、すなわち、次の１ブロ
ツクの入力信号の空白部分を検出させるための値
である。
以上説明してきたように本考案によれば、従来
のようなパルス幅の短いノイズ等を除去するばか
りでなく、簡単な回路構成で原信号のパルス幅に
同期した時間でチエツク用のパルス信号を発生さ
せて原信号をチエツクし、伝送系を通る原信号を
再生するので、チエツク用のパルス信号の１発生
周期分という広いパルス幅のノイズ等が除去でき
ると共に波形歪も正すことができる伝送波形の再
生装置を提供することができる。
のようなパルス幅の短いノイズ等を除去するばか
りでなく、簡単な回路構成で原信号のパルス幅に
同期した時間でチエツク用のパルス信号を発生さ
せて原信号をチエツクし、伝送系を通る原信号を
再生するので、チエツク用のパルス信号の１発生
周期分という広いパルス幅のノイズ等が除去でき
ると共に波形歪も正すことができる伝送波形の再
生装置を提供することができる。
第１図は本考案に基づく一実施例の回路図、第
２図は第１図の回路図のタイミングチヤート、第
３図はシフトレジスタへの書き込み用と読み出し
用のクロツク信号を示す図である。 １０……入力端子、１６，１８，２０，２２，
２６，２８……シフトレジスタ、２４，３０，３
６，４０，４５……アンドゲート、３２，５８…
…微分回路、４２……発振回路、４４……カウン
タ、５３……チエツク回路、５０，５４……フリ
ツプ・フロツプ回路。
２図は第１図の回路図のタイミングチヤート、第
３図はシフトレジスタへの書き込み用と読み出し
用のクロツク信号を示す図である。 １０……入力端子、１６，１８，２０，２２，
２６，２８……シフトレジスタ、２４，３０，３
６，４０，４５……アンドゲート、３２，５８…
…微分回路、４２……発振回路、４４……カウン
タ、５３……チエツク回路、５０，５４……フリ
ツプ・フロツプ回路。
Claims (1)
- 【実用新案登録請求の範囲】 所定のクロツク信号に同期した同期信号が入力
される第１の入力端子１０と、 電源投入時の初期設定パルスが入力される第２
の入力端子４８と、 前記第１の入力端子より伝送される同期信号を
入力し、該同期信号を順次所定時間遅らせて出力
する第１のシフトレジスタ群と、 前記第１のシフトレジスタ群の出力を入力する
第１のアンドゲート２４と、 前記第１のアンドゲートの出力を入力し、所定
時間遅らせて出力する第２のシフトレジスタ群
と、 前記第２のシフトレジスタ群の出力信号を入力
する第２のアンドゲート３０および第１のオアゲ
ート６３と、 前記第２のアントゲート出力を入力し、パルス
信号に整形して出力する第１の微分回路３２と、 起動信号が入力されたときに前記同期式信号の
パルス幅と同一の周期にてパルス信号を発生し、
出力する発振回路４２と、 前記発振回路のパルス信号出力と前記第１のオ
アゲート出力および前記第２の入力端子に入力さ
れた初期設定パルスとを入力し、発振回路からパ
ルス信号が入力され、第１のオアゲート出力が
“Ｈ”レベルである場合には第１の出力信号を出
力し、発振回路からパルス信号が入力され、第１
のオアゲート出力が“Ｌ”レベルである場合もし
くは初期設定パルスが入力された場合には第２の
出力信号を出力するチエツク回路５３と、 前記チエツク回路が出力する第１の出力信号に
てセツトされ、第２の出力信号にてリセツトされ
る第１のフリツプ・フロツプ回路５４と、 前記第１のフリツプ・フロツプ回路出力を入力
し、パルス信号に整形して出力する第２の微分回
路５８と、 前記発振回路が出力するパルス信号が所定の回
数入力される間、前記第１のフリツプ・フロツプ
回路の出力が“Ｌ”レベルであり、かつ、前記第
２の入力端子に初期設定パルスが入力されない場
合には発振回路の動作を停止させる出力信号を出
力するカウンタ４４と、 前記第２の入力端子に初期設定パルスが入力さ
れた場合か、または前記カウンタより出力信号が
出力された場合にセツトされ、前記第２の微分回
路の出力信号によりリセツトされる第２のフリツ
プ・フロツプ回路５０と、 前記第１の微分回路の出力信号と前記第２のフ
リツプ・フロツプ回路の出力信号とを入力し、そ
の出力信号を前記起動信号として前記発振回路へ
出力する第３のアンドゲート４０とを有すること
を特徴とする伝送波形の再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16122781U JPS5866749U (ja) | 1981-10-30 | 1981-10-30 | 伝送波形の再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16122781U JPS5866749U (ja) | 1981-10-30 | 1981-10-30 | 伝送波形の再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866749U JPS5866749U (ja) | 1983-05-06 |
| JPH021976Y2 true JPH021976Y2 (ja) | 1990-01-18 |
Family
ID=29953604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16122781U Granted JPS5866749U (ja) | 1981-10-30 | 1981-10-30 | 伝送波形の再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866749U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115362A (ja) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
| JPS5162601A (ja) * | 1974-11-27 | 1976-05-31 | Yaskawa Denki Seisakusho Kk |
-
1981
- 1981-10-30 JP JP16122781U patent/JPS5866749U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866749U (ja) | 1983-05-06 |
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