JPH0219780A - テスト可能な混合アナログ・デジタルｖｌｓｉ回路用のアーキテクチャー及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 伎監分更 本発明は集積回路に関するものであって、更に詳細には
、混合アナログ・デジタルＶＬＳＩ回路をテストする為
のアーキテクチャ−及び装置に関するものである。

災米技権 ＡＳＩＣ即ち特定応用集積回路チップの出現により、シ
ステム設計者は全プリント回路基板及び−層多数の電子
回路を１個のチップ内に組み込むことが可能となった。

このタイプのカスタム化はデジタル回路のみで始められ
たものである。然し乍ら、今日においては、アナログ回
路も、ＡＳＩＣライブラリーの一部としてＡＳＩＣ販売
者によって提供されている。このアナログ及びデジタル
技術の結合への移行は、電子的機能を、例えば、自動車
、電話、及びその他の典型的にアナログを基礎とする家
電製品等の実際の適用場面において集積化させることの
プレッシャーを反映している。

以前において、この様な適用は、センサーから信号を受
け取り次いで爾後の処理の為にアナログ・デジタル変換
器を介して出力信号を別のデジタル回路へ通信させる個
別的なアナログ回路によって取り扱われていた。

今日の適用においてアナログ回路と実効的にインターフ
ェースさせる為のデジタル回路の場合。

デジタル回路及びアナログ回路は単一のシリコンチップ
上に合体されねばならない、然し乍ら、単一のシリコン
チップ上にアナログ回路及びデジタル回路を結合させる
ことは、特に該回路がテストされる場合に、独特の問題
を提起する。例えば。

アナログ回路及びデジタル回路の夫々のテスト趣旨は全
く異なっている。アナログ回路は種々の大きさを持った
連続的な信号を発生し、信号の存在を検知することによ
ってのみテストされるのみならず、その大きさもテスト
される。一方、デジタル回路は、二進信号を発生し、且
つ二進信号の与えられた組合せが回路の入力端に印加さ
れた場合に回路の二進応答をテストすることによってテ
ストされる。デジタル回路の場合、各信号の正確な大き
さは、それが与えられた１組の下限及び上限の中にある
限り、比較的重要性はない。然し乍ら。

デジタル回路とアナログ回路とが１個のチップ上に結合
された場合には１両方のテスト趣旨に合致されねばなら
ない。

技術の進歩と共にゲート対ピン比が増加するという事実
によってテスト動作は更に複雑化される。

テストされるべき回路ノードの全てをパッケージピンへ
出すことは実現不可能であるか又は実際的ではないので
、制御可能性及び［１！察可能性の問題が発生する。こ
の意味における「制御可能性」とは、回路ノードヘテス
ト励起を印加する能力を意味する。［観察可能性Ｊは、
テスト条件に対しての回路の応答を観察する為の能力を
意味する。テスト励起に応答していずれかの出力は状態
を変化しない場合があるので、テスト入力信号が印加さ
れた場合に何等かの種類の応答を表す回路における何等
かの中間ノードヘアクセスすることが望ましい。このこ
とが不可能である一場合、該チップをテストすることが
不可能の場合があるか、又は少なくとも、テストを行う
ことは非常に困難である。

該チップにおけるアナログ回路の使用もテスト動作にお
ける完全性の問題を提起する。アナログ信号は連続的で
あり且つ典型的に該回路内の信号レベルを検知すること
によってテストされるので、アナログ回路は数え切れな
い程多くのテストすべきパラメータを有する場合がある
。全てのパラメータのテストは不可能であるか又は付加
的なピン条件及びテスト時間に関して過剰である。従っ
て、必要性から成るパラメータをテストされないことと
なる。

混合アナログ・デジタル回路をテストする場合の別の問
題は回路干渉から発生する。例えば、オペアンプ即ち演
算増幅器は、スタンダード製品として購入する場合にフ
ィードバック乃至は利得設定用（フィードフォワード）
抵抗のない接続されていない回路である。然し乍ら、Ａ
ＳＩＣチップにおいて、オペアンプは接続されていない
回路ではない。それは、フィードバック及び利得設定用
抵抗、又はスイッチ及びコンデンサによって囲繞されて
おり、従って成るパラメータのテストを複雑化させてい
る。アナログ回路のテストも、デジタル信号によって発
生されるスイッチング過渡的現象によって干渉される場
合がある。これ７らのスイッチング過渡的現象は、アナ
ログ回路における干渉を誘起する。

前述した考察から、テスト方法は屡々スペシャリストに
よってアトホック即ち臨機応変的に実施されることが屡
々である。従って、使用されるテスト技術は、スペシャ
リスト以外の人によって実施することは出来ず１、自動
化することが出来ず、良好なテスト可能性を与えること
、が出来ず、且つフォールトグレーディング即ち欠陥評
価を与えるものでもない。

旦−」が 本発明は、凧上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、テスト可能な混合ア
ナログ・デジタルＶＬＳ’Ｉ回路を設計する為のアーキ
テクチャ−及び装置を提供することを目的とする。

１−玖 本発明に基づくアーキテクチャ−及び装置は、チップ内
のアナログ及びデジタル回路の別個のテスト及び欠陥分
離を許容することによってテスト条件の制御可能性及び
ａｍ可能性を与える。同時に、テストの為に必要とされ
る付加的なパッケージピンの数は最小に維持される。

本発明の１実施例−において、チップのデジタル回路部
分はデジタルブロックにグループ化され、且つ該チップ
のアナログ回路・部分は、アナログブロックにグループ
化される。該アナログブロックは、デジタルブロックか
らのデジタル情報を受け取る為のアナログ入力端子と、
アナログ情報をデジタルブロックへ供給する為の第１ア
ナログ出力端子と、アナログブロックからの出力信号を
供給する為の第２アナログ出力端子とを有している。同
様に、デジタルブロックは、アナログ回路からのアナロ
グ情報を受け取る為のデジタル入力端子と。

デジタル情報をアナログブロックへ供給する為の第１デ
ジタル出力端子と、デジタルブロックからの出力信号を
供給する第２デジタル出力端子とを有している。

第１アナログマルチプレクサは、アナログ入力端子と、
第１デジタル出力端子と、アナログテスト入力ラインと
に結合されており、第１デジタル出力端子又はアナログ
テスト入力ラインの一方からの信号をアナログ入力端子
へ選択的に通信させる。同様に、第１デジタルマルチプ
レクサは、デジタル入力端子と、第１アナログ出力端子
と、デジタルテスト入力ラインとに結合されており、第
１アナログ出力端子又はデジタルテスト入力ラインの一
方からデジタル入力端子へ信号を選択的に供給する。第
１アナログマルチプレクサ及び第１デジタルマルチプレ
クサは、アナログ回路及びデジタル回路を互いに分離さ
せ、且つ該回路間で通信されるべき通常のアナログ又は
デジタル情報に対してテスト信号を置換させることを許
容する。

第２アナログマルチプレクサ及び第２デジタルマルチプ
レクサは、夫々のアナログ回路及びデジタル回路の特性
の分離及びｗ４察を可能とさせる。

回路ノードの１１１ｍ可能性を同時的に許容する一方、
アーキテクチャ−を実施するのに必要なパッケージピン
の数を減少させる為に、アナログブロックは、第１及び
第２アナログ出力端子へ及びアナログ入力端子へ結合さ
れている第２アナログマルチプレクサを有しており、こ
れらの端子の１つから外部アナログ出力ピンへ信号を選
択的に供給する。同様に、第２デジタルマルチプレクサ
が、第１及び第２デジタル出力端子へ及びデジタル入力
端子へ結合されており、これらの端子の１つから外部デ
ジタル出力ピンへ信号を選択的に供給する。

回路設計者が、アナログ回路をテストする上での完全性
の所望の程度を得るのに必要な付加的なパッケージピン
の数を決定することを可能とする為に、アナログテスト
テーブルを構成してテスト可能性の目的の為にとのノー
ド対ピン出力を決定する上でユーザを案内することを可
能とする。

夫庭叢 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

第１図は、本発明に基づく混合アナログ・デジタルＡＳ
ＩＣチップ１０のブロック図である。ＡＳＩＣチップ】
、０は、概念的なアナログブロック１４を持ったアナロ
グチップ区域１２、及び概念的なデジタルブロック１８
を持ったデジタルチップ区域１６を有している。アナロ
グブロック１４は、適用条件に依存して、１つ又はそれ
以上のアナログ回路要素を有している。例えば、アナロ
グブロック１４内の回路は、オペアンプ、比較器。

アナログスイッチ、精密基準電圧発生器、Ａ／Ｄ変換器
、Ｄ／Ａ変換器、抵抗、及びその他のアナログ回路要素
を有することが可能である。デジタルブロック１８は、
１つ又はそれ以上のデジタル論理要素（例えば、ＮＯＲ
ゲート、フリップフロップ、等）を有しており、それら
は組合せ及び／又は順序論理アレイを形成すべく相互接
続させることが可能である。

デジタルブロック１８は、典型的に、デジタルブロック
１８の同期動作を制御する為にクロックライン２２上を
クロックパルスを受け取る入力端子と、デジタルブロッ
ク１８内の論理要素を所定の状態に設定する為にリセッ
トライン２６上でリセット信号を受け取る為の入力端子
と、Ｎビットミッション入力ライン３０上でミッション
入力信号を受け取る為のＮビット入力端子と、Ｌビット
ミッション出カライン３４上でミッション出力信号を通
信する為のＬビット出力端子とを有している。Ｌ及びＮ
はゼロよりも大きな整数である。ミッション信号は、通
常のアプリケーション機能のみを実施する場合に適用乃
至はａ察されるものである。従って、ミッション入力ラ
イン３０は、通常のアプリケーション入力信号をデジタ
ルブロッり１８へ通信し、一方ミッシ１ン出カライン３
４はデジタルブロック１８からの通常のアプリケーショ
ン出力信号を通信する。

デジタルブロック１８は、更に、ライン３８からのスキ
ャン入力信号を受け取る為の入力端子と。

ライン４２上をスキャン出力信号を通信する為の出力端
子と、スキャンテストモード制御ライン４６上でスキャ
ンテストモード制御信号を受け取る為の入力端子とを有
している。スキャンテストモード制御ライン４６上の信
号は、デジタルブロック１８を選択的にテストモードと
させる。デジタルブロック１８がテストモードとされる
と、各入力ライン３８は直列テスト入力信号をデジタル
ブロック１８へ供給し、且つスキャン出力ライン４２は
デジタルブロック１８からのテスト結果を供給する。ス
キャン入力ライン３８及びスキャン出力ライン４２へ結
合されている構成要素は、多数の形態を取ることが可能
であり、例えば、Ｅ、　Ｂ。

Ｅｉｃｈｅｌｂｅｒｇｅｒ及びＴ、　Ｉｔ、Ｗｉｌｌｉ
ａｍｓ著のｒＬＳＩテスト可能性用の論理設計構成（Ａ
　Ｌｏｇｉｃ　ＤｅｓｉｇｎＳｔｒｕｃｔｕｒｅ　Ｆｏ
ｒ　ＬＳＩ　Ｔｅ５ｔａｂｉｌｉｔｙ）Ｊ、ＤＡＣプロ
シーディングズ、１９７７年、及びＨ，Ａｎｄｏ著の「
ランダムアクセススキャンでのＶＬＳＩテスト（Ｔｅｓ
ｔｉｎｇ　ＶＬＳＩ　Ｗｉｔｈ　Ｒａｎｄｏｍ　Ａｃｃ
ｅｓｓ　５ｃａｎ）Ｊ、Ｃ○ＭＰＣＯＮスプリングプロ
シーディングズ、１９８０年、の文献に記載されている
テスト技法に従って構成することが可能である。

デジタルブロック１８も、デジタル入力マルチプレクサ
５４からの信号をにビットライン５０上を介して受け取
る為のにビット入力端子と、Ｐビットデジタル・アナロ
グ供給ライン５８上をＤ／Ａ変換器６２へ及びデジタル
出力端子６６へ信号を通信する為のＰビット出力端子と
を有している。

Ｋ及びＰはゼロよりも大きな整数である。デジタル入力
マルチプレクサ５４は、Ｋビットデジタルテスト入カラ
イン７０から及びにビットＡ／Ｄ出カライン７４からの
信号を受け取る。典型的に、デジタルテスト入力ライン
７０上の各ビットは、Ａ／Ｄ出カライン７４上のビット
に対応し、且つデジタル入力マルチプレクサ５４は、テ
ストモード制御ライン７８から受け取られた信号に応答
して各対のラインの１つからのデジタル信号をデジタル
ブロック１８へ選択的に供給する。デジタル入力マルチ
プレクサ５４は１通常のアナログ派生入力の代わりにデ
ジタルテスト入力を置換させることを可能とさせること
゛によって、デジタルブロック１８をアナログブロック
１４から分離させることを可能とさせる。デジタル出力
マルチプレクサ６６は、Ａ／Ｄ変換器出力ライン７４か
ら、デジタル・アナログ供給ライン５８から、又はミッ
ション出力ライン３４からの信号を受け取り、且つこれ
らのラインの１つからの信号を、テストモード制御ライ
ン９０及び９２上で受け取られた信号に応答して、Ｌビ
ット外部デジタル出力ビン又はライン８６へ通信する。

アナログブロック１４は、ミッション入力ライン９６上
でミッション入力信号を受け取り且つミッション出力ラ
イン１００上にミッション出力信号を供給する。アナロ
グブロック１４は、アナログ入力マルチプレクサ１１６
からライン１１２上で信号を受け取る為の入力端子、及
びアナログ・デジタル供給ライン１０４上をＡ／Ｄ変換
器１０８へ及びアナログ出力マルチプレクサ１２４へ信
号を通信する為の出力端子を有している。アナログ入力
マルチプレクサ１１６は、アナログテスト入力ライン１
２５から及びＤ／Ａ出カシカライン８２信号を受け取る
。デジタルチップ区域１６内のデジタル入力マルチプレ
クサ５４における如く、アナログ入力マルチプレクサ１
１６は、テストモード制御ライン１２６から受け取った
信号に応答して、これらのラインの１本からのアナログ
信号をアナログブロック１４へ選択的に供給する。アナ
ログ入力マルチプレクサ１１６は、通常のデジタル的に
派生した入力の代わりにアナログテスト入力を置換させ
ることを許容することにより、アナログブロック１４を
デジタルブロック１８から分離させることを可能とする
。アナログ出力マルチプレクサ１２４は、Ｄ／Ａ変換器
出力ライン８２、アナログ・デジタル供給ライン１０４
、及びミッション出力ライン１００からの信号を受け取
リ、且つこれらのラインの１つからの信号を、テストモ
ード制御ライン１３０及び１３２上で受け取られた信号
に応答して、外部アナログ出力ピン又はライン１２８へ
通信する。

動作に付いて説明すると、アナログミッション入力信号
は、アナログミッション入力ライン９６を介してアナロ
グブロック１４へ供給され、且つデジタルミッション出
力信号はデジタルミッション入力ライン３０を介してデ
ジタルブロック１８へ供給される。アナログ派生デジタ
ル信号は、Ａ／Ｄ変換器１０８を介してデジタルチップ
区域１６へ供給され、且つデジタル的に派生したアナロ
グ信号はＤ／Ａ変換器６２を介してアナログチップ区域
１２へ供給される。アナログミッション出力ライン１０
０からのアナログミッション出力信号は、マルチプレク
サ１２４を介してアナログ出力ライン１２８へ通信され
る。同様に、デジタルミッション出力ライン３４からの
デジタルミッション出力信号は、マルチプレクサ６６を
介してデジタル出力ライン８６へ通信される。

アナログブロック１４をテストすることを所望する場合
、アナログブロック１４をマルチプレクサ１１６によっ
てデジタルブロック１８から分離させることが可能であ
り、且つＤ／Ａ変換器出力ライン８２上で通常受け取ら
れるデジタル的に派生される信号を、アナログテスト入
力ライン１２５へ印加されるアナログテスト入力信号で
置換することが可能である。次いで、アナログ出力マル
チプレクサ１２４を動作させて、Ｄ／Ａ変換器出力ライ
ン８２、アナログ・デジタル供給ライン１０４、及び／
又はアナログミッション出力ライン１００からの信号を
アナログ出力ライン１２８へ選択的に通信させることに
よりアナログ回路特性をｉＡｍすることが可能である。

デジタルブロック１８をテストすることが所望される場
合、テストモード制御入力ライン４６上に信号が与えら
れて、デジタルブロック１８をテストモードとさせ、且
つスキャンテスト入力信号がスキャン入力ライン３８上
に与えられる。所望により、デジタルブロック１８をデ
ジタル入力マルチプレクサ５４によってアナログチップ
ブロック１４から分離させることが可能であり、且っＡ
／Ｄ変換器出力ライン７４から受け取られた通常のアナ
ログ信号をデジタルテスト入力ライン７゜へ印加される
デジタルテスト人力°信号と置換させることが可能であ
る６次いで、デジタル出力マルチプレクサ６６を動作さ
せて、Ａ／Ｄ変換器出力ライン７４．デジタル・アナロ
グ供給ライン５８、又はミッション出力ライン３４から
の信号をデジタル出力ライン８６へ選択的に通信させる
ことによりデジタル回路特性を観察することが可能であ
る。付加的に、デジタルブロック１８内の回路のテスト
結果は、スキャン出力ライン４２上をスキャン経路信号
をクロック出力させることにより得ることが可能である
。

制御可能性、観察可能性、及びテスト完全性を容易とす
る為に１通常遭遇するアナログ装置の異なったタイプに
対する基本的回路形態（フィードバック及び利得設定用
要素を包含）のリストを編集する。該リストは、これら
の装置を使用する全ての通常使用される回路形１をカバ
ーする。この様な形態を第２図に示してあり、それはス
タンダードな反転用増幅器１５０を示している。増幅器
１５０は、基準電圧源ＶＲＥＦに接続されているノード
Ｎ３に接続されている非反転入力端子を持ったオペアン
プ（演算増幅器）１５４を有している。オペアンプ１５
４は、抵抗Ｒ１と抵抗Ｒ２との間のノードＮ２に結合さ
れた反転用入力端子を有している。抵抗Ｒ１の他方の端
子はノードＮ１へ接続されており、且つ抵抗Ｒ２の他方
の端子はノードＮ４へ接続されている。ノードＮ４はオ
ペアンプ１５４の出力端子へ結合されている。各形態を
テストする為に選択されたパラメータは、製造欠陥が検
知されることを確保する為に必要且つ十分なセットを構
成せねばならない６編集されたリストか、各装置は、ど
のような最小のセットのパラメータについてテストする
必要があるか及びどのようなノードをバッキングビンへ
取り出す必要があるかについて検査されねばならない０
反転用増幅器１５０用のテストされるべき既知のパラメ
ータを表１に掲げである。

表１ テストすべきパラメータ　　　　　エ入上条止１、閉ル
ープ電圧利得 ２、ＶＯ５＠ＶＲＥＦ ３、ＶＯＨＲＬ＝ｌＯＫΩ ４、　ａ、　ＶＯＬ　　　　　　　　　　　　ＲＬ＝１
０　ＫΩ−ＧＮＤｂ、　ＶＯＬ　　　　　　　　　　　
　ＲＬ＝ｌＯにΩ−ＶＤＤ５、スリューレート ６、ＶＲＥＦ 表１中のパラメータをテストすることを可能とする為に
、ノードＮｌ、Ｎ３及びＮ４へのアクセスを有すること
が必要である。これらのノードは、ノードをパッケージ
ピンへ直接的に取り出すことによって、又はアナログ入
力ライン１２５、アナログ出力マルチプレクサ１２４．
又はデジタル出力マルチプレクサ６６をアクセスするこ
とによってのいずれかによりアクセスすることが可能で
ある。アナログマルチプレクサ１２４及びデジタルマル
チプレクサ６６は、このアーキテクチャ−を実施するの
に必要なピン数を最小とする。もちろん、テストすべき
実際のパラメータは回路設計者によって決定することが
可能である。例えば、ＶＲＥＦをテストしないことが所
望される場合、ノードＮ３をアクセスすることは必要で
はない。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、アナ
ログブロック１４内においてアクセスされるノード数に
依存して、Ａ／Ｄ変換器１０８、マルチプレクサ１１６
、マルチプレクサ５４．又はＤ／Ａ変換器６２の１個を
超えるものを設けることが可能である。

【図面の簡単な説明】

第１図は本発明に基づく混合アナログ・デジタルＶＬＳ
Ｉ回路をテストする為のアーキテクチャ−及び装置を示
したブロック図、第２図は本発明に基づくアナログテス
トテーブルと共に使用される回路形態の説明図、である
。 （符号の説明） １０：混合アナログ・・デジタルＡＳＩＣチップ１４：
アナログブロック １８：デジタルブロック

Claims (1)

1. 【特許請求の範囲】 １、混合アナログ・デジタルＡＳＩＣ回路において、デ
   ジタル回路からのデジタル情報を受け取るアナログ入力
   回路とデジタル回路へアナログ情報を与える第１アナロ
   グ出力端子とを具備するアナログ回路、アナログ回路か
   らアナログ情報を受け取るデジタル入力端子とアナログ
   回路へデジタル情報を与える第１デジタル出力端子とを
   具備するデジタル回路、及び第１デジタル出力端子又は
   アナログテスト信号源の一方からアナログ入力端子へ信
   号を選択的に与える為に前記第１デジタル出力端子と前
   記アナログ入力端子とアナログテスト信号源とへ結合さ
   れている第１アナログマルチプレクサ、を有することを
   特徴とする回路。 ２、特許請求の範囲第１項において、前記アナログ回路
   から出力信号を与える為の第２アナログ出力端子、及び
   前記第１アナログ出力端子か前記第２アナログ出力端子
   か又は前記アナログ入力端子の１つから外部アナログ出
   力端子へ信号を選択的に与える為に前記第１アナログ出
   力端子と前記第２アナログ出力端子と前記アナログ入力
   端子とに結合されている第２アナログマルチプレクサを
   有することを特徴とする回路。 ３、特許請求の範囲第２項において、前記第１デジタル
   出力端子がデジタル信号を供給し、更に前記第２デジタ
   ル出力端子から供給されたデジタル信号を前記アナログ
   回路によって使用する為にアナログ信号へ変換させる為
   に前記第１アナログマルチプレクサ及び前記第１デジタ
   ル出力端子へ結合されているデジタル・アナログ変換器
   を有することを特徴とする回路。 ４、混合アナログ・デジタルＡＳＩＣ回路において、デ
   ジタル回路からデジタル情報を受ける為のアナログ入力
   端子とアナログ情報をデジタル回路へ与える為の第１ア
   ナログ出力端子とを具備するアナログ回路、アナログ回
   路からアナログ情報を受け取る為のデジタル入力端子と
   デジタル情報をアナログ回路へ与える為の第１デジタル
   出力端子とを具備するデジタル回路、第１アナログ出力
   端子又はデジタルテスト信号源の一方からデジタル入力
   端子へ信号を選択的に与える為に前記第１アナログ出力
   端子と前記デジタル入力端子とデジタルテスト信号源と
   に結合されている第１デジタルマルチプレクサ、を有す
   ることを特徴とする回路。 ５、特許請求の範囲第４項において、前記デジタル回路
   から出力信号を与える為の第２デジタル出力端子、第１
   デジタル出力端子か第２デジタル出力端子か又はデジタ
   ル入力端子の１つから外部デジタル出力端子へ信号を選
   択的に供給する為に前記第１デジタル出力端子と前記第
   ２デジタル出力端子と前記デジタル入力端子とに結合さ
   れている第２デジタルマルチプレクサ、を有することを
   特徴とする回路。 ６、特許請求の範囲第５項において、前記第１アナログ
   出力端子はアナログ信号を供給し、更に、前記第１アナ
   ログ出力端子から供給されたアナログ信号を前記デジタ
   ル回路によって使用する為にデジタル信号へ変換する為
   に前記第１デジタルマルチプレクサ及び前記第１アナロ
   グ出力端子へ結合されているアナログ・デジタル変換器
   、を有することを特徴とする回路。 ７、特許請求の範囲第４項において、前記第１デジタル
   出力端子又はアナログテスト信号源の一方から前記アナ
   ログ入力端子へ信号を選択的に供給する為に前記第１デ
   ジタル出力端子と前記アナログ入力端子とアナログテス
   ト信号源とに結合されている第１アナログマルチプレク
   サ、を有することを特徴とする回路。 ８、特許請求の範囲第７項において、前記デジタル回路
   から出力信号を供給する為の第２デジタル出力端子、及
   び第１デジタル出力端子か第２デジタル出力端子か又は
   デジタル入力端子の１つから外部デジタル出力端子へ信
   号を選択的に供給する為に前記第１デジタル出力端子と
   前記第２デジタル出力端子と前記デジタル入力端子とに
   結合されている第２デジタルマルチプレクサ、を有する
   ことを特徴とする回路。 ９、特許請求の範囲第８項において、前記第１デジタル
   出力端子はデジタル信号を供給し、更に、前記第１デジ
   タル出力端子から供給されるデジタル信号を前記アナロ
   グ回路によって使用する為にアナログ信号へ変換する為
   に前記第１アナログマルチプレクサと前記第１デジタル
   出力端子とに結合されているデジタル・アナログ変換器
   、を有することを特徴とする回路。 １０、特許請求の範囲第９項において、前記アナログ回
   路から出力信号を供給する第２アナログ出力端子、及び
   第１アナログ出力端子か第２アナログ出力端子か又はア
   ナログ入力端子の１つから外部アナログ出力端子へ信号
   を選択的に供給する為に前記第１アナログ出力端子と前
   記第２アナログ出力端子と前記アナログ入力端子とに結
   合されている第２アナログマルチプレクサ、を有するこ
   とを特徴とする回路。 １１、特許請求の範囲第１０項において、前記第１アナ
   ログ出力端子はアナログ信号を供給し、更に、第１アナ
   ログ出力端子か第２アナログ出力端子か又はアナログ入
   力端子の１つから外部アナログ出力端子へ信号を選択的
   に供給する為に前記第１アナログ出力端子と前記第２ア
   ナログ出力端子と前記アナログ入力端子とに結合されて
   いる第２アナログマルチプレクサを有することを特徴と
   する回路。 １２、テスト可能な集積回路を製造する方法において、
   基本的回路要素に対しテスト可能なパラメータを決定し
   、前記基本的回路要素のどのノードが選択したパラメー
   タをテストする為にアクセスされねばならないかを決定
   し、前記基本的回路要素に対してテストすべきパラメー
   タを選択し、前記基本的回路要素を集積回路内に組み込
   み、前記選択したパラメータをテストする為にアクセス
   されねばならないノードへの外部的アクセスを与える、
   上記各ステップを有することを特徴とする方法。 １３、特許請求の範囲第１２項において、前記パラメー
   タ決定ステップは、基本的アナログ回路要素に対してテ
   ストすることが可能なパラメータを決定するステップを
   有することを特徴とする方法。 １４、特許請求の範囲第１３項において、前記組込ステ
   ップは、前記基本的回路要素を混合アナログ・デジタル
   集積回路内に組み込むステップを有することを特徴とす
   る方法。 １５、特許請求の範囲第１４項において、更に、前記集
   積回路のアナログ部品をアナログブロックに分離し、且
   つ前記集積回路のデジタル部品をデジタルブロックに分
   離させる、上記各ステップを有することを特徴とする方
   法。 １６、特許請求の範囲第１５項において、前記アクセス
   を与えるステップは、選択したパラメータをテストする
   為にアクセスされねばならないノードへの外部的アクセ
   スをマルチプレクサを介して与えるステップを有するこ
   とを特徴とする方法。 １７、特許請求の範囲第１６項において、更に、アナロ
   グ・デジタル出力ラインを介して前記アナログブロック
   からのアナログ信号を前記デジタルブロックへ通信させ
   るステップを有することを特徴とする方法。 １８、特許請求の範囲第１７項において、更に、前記ア
   ナログ・デジタル出力ラインを介して通信される信号へ
   の外部的アクセスを与えるステップを有することを特徴
   とする方法。 １９、特許請求の範囲第１７項において、更に、前記ア
   ナログ・デジタル出力ラインを介して通信される信号へ
   の外部的アクセスをマルチプレクサを介して与えるステ
   ップを有することを特徴とする方法。 ２０、特許請求の範囲第１６項において、更に、デジタ
   ル・アナログ出力ラインを介して前記デジタルブロック
   からのデジタル信号を前記アナログブロックへ通信させ
   るステップを有することを特徴とする方法。 ２１、特許請求の範囲第２０項において、更に、前記デ
   ジタル・アナログ出力ラインを介して通信される信号へ
   の外部的アクセスを与えるステップを有することを特徴
   とする方法。 ２２、特許請求の範囲第２０項において、更に、前記デ
   ジタル・アナログ出力ラインを介して通信される信号へ
   の外部的アクセスをマルチプレクサを介して与えるステ
   ップを有することを特徴とする方法。