JPH021994A - 赤外線検出用集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体材料のエピタキシャル層の第１構造を成
長させてＪ−ＦＥＴタイプのトランジスタを形成する工
程、半導体材料のエピタキシャル層の第２構造を成長さ
せてＰＩＮホトダイオードを形成する工程、およびピッ
トを腐食して層の第２構造を形成する工程を含む、埋設
（ｂｕｒｉｅｄ）　ＰＩＮホトダイオード、ゲートをＰ
ＩＮホトダイオードに接続する接合形電界効果トランジ
スタＪ−ＦＥＴおよびこのトランジスタに接続する抵抗
Ｒを設けた半絶縁基体（ｓｅｍｉ−ｉｓｏｌａｔｉｎｇ
　５ｕｂｓｔｒａｔｅ）を有する赤外線検出用集積回路
の製造方法に関する。

本発明は、特に電気通信分野において１．３〜１．５５
μｍ波長で使用する赤外線検出器の製造に使用すること
ができる。本発明による装置は、例えば先導波管に連結
することができる。

ＰＩＮホトダイオード、Ｊ−ＦＥＴタイプの電界効果ト
ランジスタおよび抵抗からなる集積光検出器を製造する
方法は英国特許出願（ＧＢ）第２１６８５２８号明細書
に記載されている。この方法では、先づピットを半絶縁
ＩｎＰ基体に腐食により形成してホトダイオードを形成
する層を受けるようにしている。

これらの層はｎ＋−形の緩衝層からなり、またこの層は
ダイオードに対してｎ接触として作用し、イオン注入に
よりまたはＬＰＨにより形成し；およびｎ−形のＧａＩ
ｎＡｓの埋設エピタキシャル層はＬＰＥで形成され、ピ
ットを充填し、ピットを流出させ、および周囲区域上に
平坦に延在させている。この方法はＩｎＰの基体により
包囲された材料で充填されたピットの上部が露出するま
で、ｎ″′−形のＧａ　Ｉ　ｎＡｓのこの平坦層を腐食
し；装置の全表面上のｎ−形のＧａＩｎＡｓまたはｎ−
形のＧａＩｎＡｓＰのしＰεによるエピタキシャル成長
によりＪ−ＦＥＴのチャネル区域を形成し；ｐ−形のＧ
ａＩｎＡｓまたはｐ−形のＩｎＰのＬＰＥによるエピタ
キシャル成長によりＪ−ＦＥＴのゲートを形成し；亜鉛
原子の局部拡散によりダイオードのｐ−タイプ区域、お
よびダイオード、Ｊ−ＦＥＴのゲートおよび形成すべき
抵抗体の相互連結を形成する工程からなる。最後にこの
方法は接続区域を除いて零子を絶縁する腐食工程、およ
び層を堆積して抵抗体および電気的接触を形成する工程
からなる。特に、ダイオードのｎ−接触はダイオードの
まわりに！、Ｉ　Ｅ　Ｓ　Ａを形成する間にｎ“−形Ｉ
ｎＰ層を露出して形成している。このダイオードの照明
は基体の背面を介して行われている。

同じプロセス中にＪ−ＦＥＴタイプのトランジスタおよ
びＰＩＮダイオードを形成するために、これらの素子を
形成するのに必要とする層の厚さおよびこれらの層のド
ーピングを正確に制御する必要がある。なぜならば、こ
れらの厚さおよびこれらのドーピングはこれらの素子を
構成する層の構造により相違するためである。

既知の方法によれば、特にダイオードのｐ−形区域を形
成するｐ−形層は使用において、選択できるようにする
ために種々の厚さにすることができる。

厚い厚さは、ダイオードの性能を低下する低い童子効率
を与える。

更に、既知の方法によればダイオードを最適な性能を与
えない簡単なヘテロ−構造から形成することができない
。

更に、既知の方法では、各層は与えられた成長ドーピン
グによるＬＰＨにより形成し、特にトランジスタを得る
ためにｐ−形Ｇａ１ｎ八ｓの層またはｐ−形ＩｎＰの層
をＬＰＥによりｎ−形ＧａＩｎＡｓまたはｎ−形ＧａＩ
ｎＡｓ層の表面に形成している。

第１層をドープする種が反応器を汚染し、それ故その形
成中に第２層を汚染するために、同じ技術により一方の
表面に対して他方の表面に対向する導電形の２層を形成
することは困難なことである。また、同じ技術で異なる
レベルでドープした同じ導電形の２層を形成することは
、転移が急でなく、かつ層の差別化に乏しいために困難
である。

それ故、上述するように同じ技術によりダイオードのｎ
ｏ−形の層およびｎ−形の層を形成するのに注意が払わ
れていない。

あるいは、既知の方法は腐食処理を行って異なる材料の
２つの領域、すなわち、ピットにおけるダイオードの叶
形区域に相当するｎ−一形Ｇａ１ｎＡＳの第１領域およ
び第１領域を囲み、かつＩｎＰの基体の材料から形成さ
れる第２領域からなる面を露出する工程を含んでいる。

この腐食処理は、平坦面を得る必要がある場合には極め
て困難である。

なぜならば、ＧａＩｎＡｓおよび［ｎＰのような異なる
材料の腐食が著しく異なる速度で生ずるためである。

それ故、この工程は絶対に避けるようにする必要がある
。

また、上述する既知の装置は基体の背面を介してのみ照
明でき、光検出器装置が分離素子でなく、しかも集積回
路に組込む場合には望ましくない。

後者の組込む場合には、装置は記載の上面を介して照明
できるようにする必要がある。

本発明の目的は上述する欠点を除去することができ、か
つ単一手段で操作できる光検出器を製造する方法を提供
することである。

本発明は本文の最初に記載する方法において、ピトを腐
食する工程をエピタキシャル層の第１構造の成長後この
第１構造を介して基体内に行い、およびエピタキシャル
層の第２構造の成長を、この第２構造がビットに限定さ
れるように局所化し、およびその上面を層の第１構造の
面と同一平面上にすることを特徴とする 特に、本発明の方法を実施する条件において、本発明は
次の利点を有する： 装置の厚さは既知の装置の厚さより薄く、ダイオード構
造を受けるためにピットを腐食する工程を行う場合に、
トランジスタの層がすでに形成されている。

層の厚さ、成分およびドーピング濃度は、ドーピングが
層の成長に関係なく作用し、および残留ドーピング濃度
において作用するために、より正確に制御する必要があ
る。このために、ダイオードのｐ−形層は薄い厚さを有
し、それ故量子効率が牧畜される。他方において、単一
および二重ヘテロ−構造から形成されたダイオードは、
ダイオードの積層の形成をトランジスタの形成と関係な
く得るようにして、形成することができる。このために
、最適な性能を有するダイオードを得ることができる。

すべての層は最適なドーピング　レベルおよび最適な厚
さを有するようにできる、更にエピタキシャル層の順次
形成に用いる反応器のチャンバーにおける注入アニーリ
ング（ｉｍｐｌａｎｔａｔｉｏｎａｎｎｅａｌ　ｉｎｇ
）の実施は処理の簡単化、時間の節約および表面の劣化
を避ける制御雰囲気におけるこのアニーリングの実施の
選択を得るようにする。

ダイオード層の積層の形成中に腐食ストッパー層（ｓｔ
ｏｐｐｅｒ　１ａｙｅｒ）を設けることは、窓を開口し
、ｎ゛ダイオード接触この接触層に損傷を与えることな
く形成することができる。

次に、本発明を添付図面に基づいて説明する。

第４図に示すように、本発明における光検出器装置はＰ
ＩＮ　ホトダイオードＡＳＤＣ供給ラインＶＤＤに接続
するｎ−形接触、およびＪ−ＦＥＴタイプのトランジス
タＴのゲートに接続するｐ−形接触からなる。

このために、このトランジスタＴのゲートはｐ−形接触
であり、ソースＳおよびドレーンＤはｎ−形接触である
。ソースＳはアース　ラインＭに接続し、検出信号をド
レーンＤにおいて用いる。トランジスタの負荷抵抗Ｒを
ゲートとアースとの間に配置する。装置の適用により、
電圧ＶＤＤはＩＯＶの程度になり、および負荷抵抗Ｒは
５０Ω〜１００にΩの範囲に選択することができる。

本発明の方法はホトダイオード、Ｊ−ＦＥＴタイプのト
ランジスタおよび負荷抵抗並びに人力および出力接続を
同時に得ることができる。

この同時形成はこれらの構成部分の構造における相違に
よって３つの主な問題点を適合させる必要がある。

−厚さの差異、すなわち、基体に対して垂直な寸法；Ｐ
ＩＮホトダイオードの厚さは１．３または１．５５μｍ
の波長を有する信号を検出でき、およびＧａｏ、４ｄｎ
ｏ、　ｓ＋Ａｓ／ＩｎＰからなる場合には５〜５．５μ
ｍ程度である。他方において、トランジスタは１μｍを
超えない厚さを有する。

−活性層（ａｃｔｉｖｅ　１ａｙｅｒｓ）のドーピング
の差異；トランジスタにおけるｎ”−形の活性層は１０
”ｃｒ’程度のドーピングを有するようにし、またホト
ダイオードにおけるｎ−一形の活性層は１０−１５ｃｍ
−３程度のドーピングを有するようにする。

−正確に制限したドーピング領域；実際上、ｎ＋＋−導
電形の層はホトダイオードの活性層の下に旧形接触を形
成できる程度に設ける必要がある。このｎ＋＋−形層は
これを被覆するｎ−−形層から十分に分離する必要があ
る。

実際上、ホトダイオードを作る従来技術から知られてい
る方法においては、またロ１−形のＩｎＰ層をピットの
底部上のｎ−一部のＩｎＰ層の下に形成する。しかしな
がら、上述するように、これらの層は同じエピタキシャ
ル方法により同じ反応器において順次に重ねて形成する
ことができる。現在では、反応器の汚染のためにｎ＋　
ドーピングから次のｎ−　ドーピングへの推移を制御す
ることは極めて困難である。このために、この方法は検
討する必要がある。

それ故、本発明においては、これらの層を異なる方法で
形成する。

第１ａ〜ｌｂ図は装置の一部断面を示しており、この幅
または長さの寸法は図面を明らかに示すために不均衡に
示している。本発明の方法は次の工程からなる： ａ）　配向および半絶縁平坦面を有する単結晶りん化イ
ンジウム（ＩｎＰ）の基体１００を形成する。ブロック
を例えば液体封入（ｌｉｑｕｉｄ　ｅｎｃａｐｓｕｌａ
ｔｉｏｎ）によるチョクラルスキー法により結晶軸〔０
０１〕に沿って引出し、結晶軸［００１Ｅに対して３゜
で不配向する表面を有する単層にカットしてエピタキシ
ーの良好な再開始を確実にし、不配向（ｄｉｓｏｒｉｅ
ｎｔａｔｉｏｎ）を［：１００］方向に平行にする。

単結晶はクロム（Ｃｒ）のドープによって半絶縁状態で
得られる（第１ａ図参照）。

ｂ）　基体１００の全面に意図的にドープしないりん化
インジウム（ＩｎＰ）層を形成する。この場合には、気
相からの有機−金属エピタキシャル成長する方法（ＭＯ
ＶＰＥ）または気相からの塩化物エピタキシャル成長す
る方法を用いることができる。

この層１は省くことができるが、しかし次の層の品質を
改善する。層ｌの厚さは極めて薄くする。好ましい厚さ
はｅｌで示し、例えばｅ１≦０．２μｍにする（第１ａ
図）。

Ｃ）　上述すると同じ方法により基体１００の全面に意
図的にドープしない砒化インジウム　ガリウム（Ｇａｏ
、　４７１ｎＯ，５３ＡＳ）層を形成する。好ましい厚
さはｅ２で示し、例えば０．５　μｍ＜６２ｉμｍにす
る。

ｄ）　砒化インジウム　ガリウム層２の全面におけるイ
オン注入により叶導電形層３を形成する。

ｎ−形ＧａＩｎＡｓ層３は接合ゲート　トランジスタ（
ＪＰＥＴ）の活性層を形成する。このｎ−形イオン注入
はＧａＩｎＡｓ層２におけるｌＱｉｃｍ−３程度の濃度
での８１２８イオンにより達成される。活性層３を形成
するためにＳｉイオンの注入深さｅ、は、例えば０．４
　μｍ　（：ｅ３≦０．９　μｍにする。注入アニーリ
ング処理はエピタキシャル反応器においてアルシン（Ａ
ｓＨ３）分圧および約７００℃で、約１５分間にわたっ
て行う（第１ｂ図）。

ｅ）　装置全体を誘電層ＭＫＩで、次いでフォトレジス
ト層ＭＫ２を被覆する。誘電層ＭＫＩは、例えばその厚
さｅに１、例えばｅに、ｚＯ，１５μｍを有するンリカ
５ｉｎ２からなる。これに対して、フォトレジスト層は
極めて厚くし、次の腐食およびイオン注入工程において
装置を保護するようにする。

この目的のために、層！、１　Ｋ　２はその厚さｅＫ２
　、例えばｅＫ２：；５μｍを有するのが好ましい（第
１Ｃ図）。

ｆ）　フォトレジスト層ＭＫ２にホトダイオードを位置
する開口５０を写真平版法により形成する。こレラノ開
ロ５０ハ正方形寸法Ａ　ＸＡ（Ａ　；２００　／！Ｊｍ
）を有するのが好ましい。

ｇ）　開口５０を介して誘電層ＭＫｌ　、ｎ−形ＧａＩ
ｎＡｓ層３、非ドープＧａＩｎＡｓ層２、非ドープＩｎ
Ｐ層１および基体を順次に腐食し、この場合ピット５１
の深さｅｓｌ　が半導体材料において、例えば５μｍ≦
０５Ｉり５．５μｍになるまで腐食する（第１Ｃ図）。

誘電層λＩＫＩは、例えば稀薄弗化水素酸により化学的
に腐食することができる。ＧａＩｎＡｓ層２は４Ｈ２Ｓ
Ｏ，＋　ｌＨ２Ｏ□＋１０）＋２０の混合物（容量部）
により腐食することができる。層１およびＩｎＰ基体１
００はニクロム酸カリウム（Ｋ）、酢酸（Ｃ）、臭化水
素酸（Ｂ）の規定液（容量部）　　：　ＩＫ＋ＩＢ＋Ｉ
Ｃの混合物で腐食することができる。ある結晶配向にお
いて、腐食側面（ｅｔｃｈｉｎｇ　ｆｌａｎｋｓ）を、
特に層の面に対して垂直にする。しかしながら、極めて
僅かな「アンダーエッチング（ｕｎｄｅｒ−ｅｔｃｈｉ
ｎｇ）　Ｊが層ＭＫ１７ＭＫ２の下に開口５０に沿って
生ずる（第１Ｃ図）。

しかしながら、開口５０が結晶面（１１０）　に対して
平行な少なくとも１つの縁を有する。ように形成する場
合には、この縁に沿う腐食側面は基体に対して垂直にし
ないで、ピットの底部に向って段階的な勾配により下げ
る。この特性は装置の上部表面のレベルにダイオードの
ｎ−形接触を形成する後の工程において有利に用いるこ
とができる。このために、このｎ−形接触は後述する２
つの方法で形成することができる。

ｈ）　開口５０におるけ局部的イオン注入によりピット
５１の底部にｎ＋“−導電形層を形成する。この層は注
入深さｅ、ｚｏ、６μｍを得るように、例えば７００ｋ
ｅＶの高エネルギーによる３１２Ｂイオン注入により形
成することができる。この層はホトダイオードＡのｎ−
形のオーム接触を与えるようにするために、ｔｏ　１７
　ｃｍ　”−１１１以上の一定ドーピングを深い深さに
わたって得るように試みられている。

ｎ＝導電率はオーム接触とホトダイオードとの間に小さ
い接触抵抗を得る。更に、形成する厚さｅ４は、この層
４の感受性を次の工程において被覆する層のエピタキシ
ャル成長の開始中に、しばしば生ずる僅かな再腐食から
回避するようにする。注入層４を、エピタキシー反応器
において７００℃程度の温度で約１時間にわたりホスフ
ィン（ＰＨ３）および砒素（Ａｓ２）分圧で注入アニー
リング処理する。しかしながら、このアニーリング処理
を行う前に、フォトレジスト層Ｍに２を除去する。

ピット５１が１つの徐々に傾斜する側面を有する場合に
は、フォトレジスト層ＭＫ２をこの側面に隣接する領域
上から除去し、Ｊ秀電層ＭＫＩをこの区域に維持するこ
とができる。次いで、イオン注入を、層ＭＫ２にかよう
に形成した開口において、場合により、ＩＪ　Ｋ　ｌを
介して行い、これによりピットの底部に延び、かつ徐々
に傾斜する側面および隣接する縁に沿ってｎ＋＋導電形
層４を形成する。次いで、注入アニーリングを上述する
ように行う。

ｈ’）　　エピタキシャル成長を、同じエピタキシー反
応器においてピット５１におけるマスク！４に１によっ
て注入層４の表面に行い、約０．１　μｍの厚さを有す
る砒化インジウム　ガリウム（ＧａＩｎＡｓ）の層６′
を形成する。この層は絶対的に必要ではないが、次の工
程において層を所望レベルに腐食する工程を自動的に停
止する。層は意図的にドープしないが、約２．１０１５
ｃａ＋”の残留ドーピングを有している（第１ｄ図）。

試料を、工程ｈ）とエピタキシャル成長の次の工程との
間で反応器から除去する。

ピット５１にホトダイオードを形成する層をエピタキシ
ャル成長する技術は気相から塩化物エピタキシする方法
が好ましい。事実、エピタキシャル成長の他の方法とし
ては、例えば、いわゆる！、Ｉ　Ｂ　Ｅ法、すなわち分
子ビーム　エピタキシ法があるが、しかしこの方法を用
いる場合には材料ＩｎＰの成長が難かしく、また、例え
ばいわゆるＬＰＥ法、すなわち液相からのエピタキシャ
ル法があるが、しかしこの方法では層の厚さを制御する
のが難しい、これに対して、気相からの塩化物エピタキ
シャル法（ＶＰＥ）　は高純度の層を得ることができ、
および厚さを正確に制御することができ、更に成長をシ
リカ（Ｓ１０２）の誘電材料のマスクＭＫＩに生じさせ
ないようにでき、この結果、ダイオードの異なる層のか
かる局部形成の終りに、自発的に実際上平坦な装置が得
られる。それ故、従来の技術から知られている方法にお
いて用いられている腐食処理は不必要にする。ただ３μ
ｍ程度の僅かな突出部５２がピットの開口に沿って生ず
る。

このｈ’）工程および次の１）工程において、誘電材料
の保護層ＭＫＩを維持する。すべてのエピタキシャル層
は順次に、同じ反応器においてｈ）工程におけるアニー
リングにより形成する。

ｌ）　同じ方法により、層６′または４の表面にｅ。

５２μｍの厚さを有するｎ−形りん化インジウムｎ−形
ＩｎＰ）の層５、および厚さｅ６、例えば３　μｍ＜８
６≦３．５μｍのｎ−形化化インジウム　ガリウム（Ｇ
ａｏ、　４ｖｌｎ（１，５３Ａｓ）の層６をエピタキシ
ャル成長により形成し、厚さｅ６はほぼｅｅｌ　とｅ５
との間の差の厚さである。これらの層は意図的にドープ
しない。ＩｎＰ層５は１０　”　〜１０　”　ｃｍ＝’
程度の残留ドーピングを有しており、およびＧ４ｒｎＡ
ｓ層６は２．１０１５ｃｍ−３程度の残留ドーピングを
有している（第１ｄ図）。この成長の終りに、マスクＭ
Ｋ１を除去する（第１ｅ図）。この結果、第１ｄ図に示
すヘテロ構造ＩｎＰ／ＧａＩｎＡｓが得られる。

しかしながら、ダイオードの性能を向上するために二重
ヘテロ構造ＩｎＰ／ＧａＩｎＡｓ／ＩｎＰを得るのが、
しばしば望ましい、本発明においては、これを形成する
のが容易である。この場合、２μｍりｅ６≦２．５μｍ
厚さの砒化インジウム　ガリウム（ＧａＩｎＡｓ）層６
、次いでまたその残留ドーピング濃度でｅ’　５　：　
１μｍ厚さのりん化インジウム（ＩｎＰ）層５′を有す
る。この変形は第１ｅ図に示している。

この成長の終りに、マスク！、ＩＫＩを除去する（第１
ｅ図）。

しかしながら、ｎ＋＋注入区域４がピットの縁上に形成
する場合には、この区域を、例えば窒化珪素（Ｓｉ３Ｎ
４）誘電層により、エル接触金属被覆（ｎ−ｔｙｐｅ　
ｃｏｎｔａｃｔ　ｍｅｔａｌｌｉｚａｔｉｏｎ）が形成
するまで保護する。

Ｊ）　全装置の表面にρ１−導電形層を形成する。

この場合、この層はＺｎ原子の拡散により得られる。こ
の拡散は半開放アンプルにおいて５３０℃で、例えばＺ
ｎＡＳ２蒸気で約１０分間にわたり行う。

このｐ２形層７はホトダイオードΔのρｎ接合およびＪ
−ＦＢＴタイプのトランジスタＴのｐ−形接触を形成す
る。層７を形成する拡散厚さｅ、は材料ＧａＩｎＡｓに
おいて０．３〜０．７　μｍが望ましいく単一ヘテロ構
造を有するダイオードの場合に相当する第１ｆ図）。ダ
イオードが二重ヘテロ構造それ故ＩｎＰの上層５′から
なる場合には、拡散はＩｎＰにおいて一層すみやかに生
じ、ｐ−形層７がダイオード構造において１〜１，４μ
ｍの程度の深さで得られる。

ｋ）ｐ＋〜形層７の表面にホトダイオードＡのｐ形接触
８を形成する。この接触はリングの形状にするのが好ま
しく　（第１ｇ図；第５図のＩ−Ｉ線状の断面）、接続
のための表面１８およびＪ−ＦＢＴタイプのトランジス
タのゲー）Ｇの接触９を設ける。このゲートは、例えば
幅１ｇ；　２５０μｍおよび長さＬＧ；１　μｍにする
ことができ、接続のために接触１９を設ける。リング８
の直径はφ＝８０μｍにするのが好ましい（第１ｇ図お
よび第２図）。リングの形状の接触は照明を受けるダイ
オードΔの区域に制限する。

層８，１８．９および１９を形成する金属被覆は、ＴＩ
を５０ｎＩＴＩ厚さ、Ｐｔを７Ｑｎｍ厚さおよびＡｕを
１５０ｎｍ厚さで順次に堆積してＴｉ／Ｐｔ／Ａｕ積層
にするのが好ましい。この堆積はＮ２またはＮ２雰囲気
中で約２分間にわたる４２０℃程度のアニーリングによ
り生ずる。堆積は、例えばフォトレジストのマスクの開
口に生じさせ、次いでマスクは除去する。

１）　ダイオードＡおよびトランジスタのゲートＧの区
域を除いて、装置の全区域のｐ−形層７を腐食除去する
（第５図のＩ−Ｉ線上の断面を示す第１ｈ図；−例のダ
イオードΔおよびトランジスタのゲートＧ１および第５
図のＩＩＩ−Ｉ線上の断面を示す第２ｂ図；この工程の
終りのトランジスタのゲートＧ）。この腐食処理はマス
クとしてオーム接触９および１９、および例えば化学方
法によるダイオードΔの組立体を被覆するマスクを用い
て行う。腐食処理はｎ＋−形ＧａＩｎＡｓ層３の上部レ
ベルで停止する。この腐食処理を行う化学混合物はくえ
ん酸十８２０□を含ませることができる。

ｍ）リング８の外縁に沿って位置する区域５３で、しか
もピットの上に形成する区域５２の内側に、選択腐食方
法、例えば化学腐食方法により、非ドープＧａＩｎＡｓ
層６′の上部レベルの下に開口を形成する。この腐食処
理により、回路の組立体は製造中マスクにより保護する
。Ｇａ　ｌ　ｎＡｓの層６は、最初に、例えば４Ｈ２Ｓ
＋＋＋１１（２０２”１ＯＨ２０の上述する混合物で腐
食する。次いで、ＩｎＰ層５を、例えばｌＨＣｌ＋ＩＨ
，ＰＯ，の混合物で腐食する。これらの化学混合物は材
料ＧａＩｎＡｓおよびＩｎＰのそれぞれを腐食する工程
で作り、ピット５３を腐食する工程は、ＧａＩｎＡｓ層
６′が存在する場合、この層６′の上面で自動的に停止
する。この層６′は停止層として作用し、このために１
．この層６′は大切である。物体はピット５３の底部を
さらしてｎ　＋　＋−形ＩｎＰ層４とのｎ−形オーム接
触を確立する。停止層６′は維持することができ、この
層６′は薄い厚さのためにこのオーム接触の形成に悪影
響を及ぼさない（第５図の■−汀線上の断面に相当する
第１ｉ図）。

ロ０−形層４が側面の１つおよびピットの外縁の１つを
形成する場合には、開口５３を形成しないで、ｎ−形オ
ーム接触を、装置の表面における５１３Ｎ４突出部を除
去した後に保留区域に形成することができる。

ｎ）　ｎ−形のオーム接触をマスクの開口に形成し、こ
れらの開口は次のように構成する： ピット５３におけるように（ダイオードＡのｎ−形接触
（第１Ｉ図））またはピットの縁に沿って保留される区
域におけるように、層４の表面に接続接触１０を設ける
。

−トランジスタＴのデートＧのいずれかの側に領域１１
を設けてｎ−形ＧａＩｎＡｓ層３０表面にソース接触Ｓ
およびドレーン接触りを形成する（第２Ｃ図：第５図の
■−■線上の断面）。

−また、ｎ−形ＧａＩｎＡｓ層３の表面にトランジスタ
Ｔの負荷抵抗Ｒの端部を構成する領域１２を設ける（第
３Ｃ図；第５図のＩ’Ｖ−ｒＶ綿線上断面）これらのｎ
−形オーム接触はＡｕ−Ｇｅ合金からなる金属被覆によ
り形成し、この被覆にＮｉ層を配置する。次いで、マス
クを除去する。オーム接触の合金は、装置をＨ２中で約
４１０℃の温度に約１分間加熱することにより得られる
。

トランジスタＴの構造を構成する層７，３および２を与
えられた範囲の最大厚さで形成する場合には、ゲート接
触７の厚さを自己整合法を行うように十分にする。実際
上、マスクとして作用するゲート被覆９のまわりの層７
を腐食する工程中、側部アンダーエッチングは垂直腐食
と同程度に得られる。ゲート接触７の厚さが十分である
場合には、ソース（Ｓ）およびドレーン（Ｄ）金属被覆
１１はマスクとしてゲート金属被覆９の縁を用いて得る
ことができる。電極を自己整列するトランジスタの性能
は、ゲート長さを短くすることによって高くなる。この
ために、サブミクロン範囲のゲート長さを得ることがで
きる。

トランジスタの構造の層の厚さを小さく選択する場合に
は、ソースおよびドレーン領域１１を簡単あ整合（ｓｉ
ｍｐｌｅ　ａｌｉｇｎｍｅｎｔ）で形成し、間隔Ｗｚ４
μｍで離間する。

０）　層３．２および１の順序でダイオードＡのまわり
を、トランジスタＴのまわりをおよび抵抗Ｒについての
パターンのまわりを腐食して単体の表面を露出させる。

この腐食操作中、ダイオードＡ１　トランジスタＴおよ
び抵抗Ｒはマスクで保護する。この操作はＭＥＳＡを形
成しダイオードＡおよびトランジスタＴを分離し、およ
び抵抗Ｒを構成する抵抗区域を形成する。この腐食工程
は上述工程において、記載する条件で化学的に行うこと
ができる。次いでマスクを除去する。

抵抗Ｒのパターンは、抵抗の値をこの抵抗の長さ、抵抗
材料（ｎ−形ＧａＩｎＡｓの場合）の厚さおよび幅、お
よびその抵抗率（担体濃度の関数として）の関数として
与える計算をすることによって与えられる。それ故、規
定された通路に従って、５０Ω〜１００にΩの抵抗を所
望回路の関数として得ることができる（第１ｊ図（Ｉ−
Ｉ線上の断面；第１ｋ図（ダイオードΔについての１１
−１１線上の断面；第２Ｃ図（トランジスタＴについて
の１１１−１１１線上の断面）；第３ｂ図（１１１−１
１１線上の断面）：および第３Ｃ図（抵抗器についての
１’Ｖ−ＩＶ線上の断面）、 ｐ）　装置の組立体にシリカ（Ｓｉｎ□）の誘電層１４
を次の場所に開口を設けることにより形成することがで
きる。

アース接続を構成するように試みる領域Ｍ、−ダイオー
ドのｎ−形接触区域１０、 −ダイオードのｐ−形接触区域１８、 トランジスタのゲート接触１９、 トランジスタのソースおよびドレーン区域１１、−抵抗
Ｒの両端の区域１２、 一場合により直流電圧供給Ｖｌ）Ｄに対する接触構成す
る領域、 一場合によりドレーンＤにおいて利用できる信号の出力
接続Ｓを構成する領域（ダイオードのｐ−形接触とトラ
ンジスタのゲートとの間の相互接続の断面を示す第６図
）。

ｑ）　相互接続金属被覆１３は次に示す部分との接続の
ために形成するニ ー抵抗Ｒの１端をトランジスタの接触１９におよびダイ
オードの接触１８に、 一抵抗Ｒの他端をソースにおよびアースＭに；この区域
は同じ操作で金属被覆する。

−ドレーンを出力接続に；　この区域は同じ操作で金属
被覆する。

一ダイオードの接触１０を供給Ｖ、。の接触に；この区
域は同じ操作で金属被覆する。

この相互接続金属被覆はマスクの開口に形成し、マスク
は一方において誘電層１４と同じ区域を露出し、他方に
おいて相互接続ラインのパターンを露出する。これらの
相互接続の形成後、このマスクを［リフト−オフ化１ｆ
ｔ−ｏｆｆ）　Ｊにより接触および相互接続ラインの外
側に堆積する金属を除去する。

しかしながら、誘電層１４は保護層として保護する。同
時に、この誘電層はダイオードの感光領域上の抗反射層
として作用する。

相互接続金属被覆１３は上述するように多層Ｔｉ／Ｐｔ
／Ａｕが好ましい。

ダイオードの接触１８とトランジスタのゲートの接触１
９との間の相互接続は第５図のＩ−１線上の断面を示し
ている第６図に示している。

表Ｉ及び■は本発明による装置の層および接触の特性を
示している。

赤外線検出の分野に適用する場合、層６は組成Ｇａ、１
Ｉｎ１−ｘ　Ａｓｙｐ、−ｙ（ここにＸおよびｙは濃度
を示す）を有する異なる材料■−■からなるようにでき
る。

この組成は装置の作動波長の作用に関して既知のように
選択し、これらの材料とＩｎＰとの間の格子を一致させ
るようにする。

表　　１

【図面の簡単な説明】

第１ａ〜１に図はホトダイオードおよびＪ−ＦＥＴのト
ランジスタを製造する方法の多異なる工程の１部の断面
図、 第２ａ〜２Ｃ図はＪ−ＦＥＴタイプのトランジスタＴを
形成する各工程の１部の断面図、 第３ａ〜３０図はトランジスタの負荷抵抗を形成する各
工程の１部の断面図、 第４図は本発明による集積回路の素子により形成された
電気回路を示す説明用線図、 第５図は本発明による光検出器を配置した１例構造の平
面図、 第６図は本発明による光検出器のトランジスタＴのゲー
トおよびダイオードＡの接触Ｐの相互接続状態を示す１
部の断面図である。 ■・・・りん化インジウム層（ＩｎＰ層）２・・・砒化
インジウム　ガリウム層（ＧａＩｎＡｓ層）３・・・ｎ
−導電形層（ｎ−形ＧａＩｎＡｓ層または活性層）４・
・・ｎ＋＋−導電形層（ｎ＋＋−形ＩｎＰ層または注入
層）５・・・ｎ−形りん化インジウム層（ｎ−形ＩｎＰ
層）５′・・・りん化インジウム層 ６・・・ｎ−形化化インジウム　ガリウム（ＧａＩｎＡ
ｓ）層６′・・・砒化インジウム　ガリウム（ＧａＩｎ
Ａｓ）層（停止層） ７・・・ｐ゛−形層（ゲート接触） ８・・・リング ９・・・ゲートＧの接触（オーム接触）１０・・・ダイ
オードのエル接触区域 １１・・・ソースおよびドレーン領域（ソースおよびド
レーン金属被覆） １２・・・領域 １３・・・相互接続金属被覆 １４・・・シリカ（Ｓｉｎ□）の誘電層１８・・・ダイ
オードのｐ−形接触区域１９・・・トランジスタのゲー
トの接触（オーム接触）５０・・・開口　　　　　　　
５１．５３・・・ピット５２・・・突出部　　　　　　
１００・・・基体Ａ・・・ＰＩＮホトダイオード ＶＯＯ・・・ＤＣ供給ライン（電圧） Ｔ・・・Ｊ−ＦＥＴタイプのトランジスタＳ・・・ソー
ス　（ソース接触） Ｒ・・・トランジスタの負荷抵抗 Ｍ・・・アース　ライン Ｇ・・・Ｊ−ＦＥＴタイプのトランジスタのゲートＯ・
・・ドレーン（ドレーン接触） ｅｌ・・・層１の厚さ　　　　ｅ２・・・層２の厚さｅ
３・・・層３の厚さ　　　　ｅ４・・・層４の厚さｅ５
・・・層５の厚さ　　　　ｅ／、・・・層５′の厚さｅ
６・・・層６の厚さ ｅ７・・・層７を形成する拡散厚さ ＭＫＩ・・・誘電層（マスクまたは保護層）ＭＫ２・・
・フォトレジスト層 ｅＫ、・・・誘電層ＭＫＩの厚さ ｅＫ２　・・・層ＭＫ２の厚さ Ｆ旧、１ｈ ＦＩＧ、１ｉ Ｏ しつ 一一

Claims (1)

1. 【特許請求の範囲】 １、半導体材料のエピタキシャル層の第１構造を成長さ
   せてＪ−ＦＥＴタイプのトランジスタを形成する工程、
   半導体材料のエピタキシャル層の第２構造を成長させて
   ＰＩＮホトダイオードを形成する工程、およびピットを
   腐食して層の第２構造を形成する工程を含む、埋設 ＰＩＮホトダイオード、ゲートをＰＩＮホトダイオード
   に接続する接合形電界効果トランジスタＪ−ＦＥＴおよ
   びこのトランジスタに接続する抵抗器を設けた半絶縁基
   体を有する赤外線検出用集積回路の製造方法において、
   ピットを腐食する工程をエピタキシャル層の第１構造の
   成長後にこの第１構造を介して基体内に行い、およびエ
   ピタキシャル層の第２構造の成長を、この第２構造がピ
   ットに制限されるように局所化し、およびその上面を層
   の第１構造の面と同一平面上にすることを特徴とする赤
   外線検出用集積回路の製造方法。 ２、第１構造の層および第２構造の層のエピタキシャル
   成長を残留成長ドーピング以外のドーピングを施さずに
   行い、トランジスタおよびダイオードのｎ−およびｐ−
   導電形の区域をｎ−およびｐ−導電形のそれぞれを得る
   のに適当な種の注入および拡散中に選択される方法によ
   り得る請求項１記載の方法。 ３、ＰＩＮダイオードに対するｎ＾＋＾＋−形の接触層
   を得るために、ｎ−導電形を得るのに適当なタイプのイ
   オン注入を、エピタキシャル層の第２構造の成長前に、
   基体の材料におけるピットの底部上に制限して行い、お
   よびこの注入のアニーリングを制御雰囲気において層の
   この第２構造のエピタキシャル成長に用いる反応器のチ
   ャンバーで行う請求項２記載の方法。 ４、前記制限注入をピットの１つの側面におよびピット
   に隣接する領域に延在する請求項３記載の方法。 ５、Ｊ−ＦＥＴタイプのトランジスタおよび抵抗器Ｒの
   活性層を形成するために、エピタキシャル層の第１構造
   の形成は組成Ｇａ＿ｘＩ＿１＿−＿ｘＡｓ＿ｙＰ＿１＿
   −＿ｙ（ここにｘおよびｙは濃度を示す）のエピタキシ
   ャル層の半絶縁ＩｎＰ基体上の成長からなり、この成長
   中意図的にドープしないで、成長工程後、この層にその
   厚さより浅い深さでｎ−導電形を得るのに適当なタイプ
   のイオン注入を施し、この注入を制御雰囲気中エピタキ
   シャル反応器のチャンバーにおけるアニーリング処理に
   より行う請求項３または４項記載の方法。 ６、層の第１構造の形成は、緩衝層を形成するため基体
   とＩｎＰのエピタキシャル層の Ｇａ＿ｘＩｎ＿１＿−＿ｘＡｓ＿ｙＰ＿１＿−＿ｙ層と
   の間の成長を含む請求項５記載の方法。 ７、エピタキシャル層の第２構造の形成はIII−Ｖ材料
   のヘテロ構造の形成からなり、これらの層はピットに制
   限し、ＩｎＰの前記第１層の成長を組成Ｇａ＿ｘＩｎ＿
   １＿−＿ｘＡｓ＿ｙＰ＿１＿−＿ｙ（ここにｘおよびｙ
   は濃度を示す）の層の成長により行い、これらの層は意
   図的にドープしないで、ＰＩＮダイオードのｎ−形区域
   を形成する請求項５または６記載の方法。 ８、エピタキシャル層の第２構造の形成はIII−Ｖ材料
   の二重ヘテロ構造の形成からなり、これらの層はピット
   に制限し、ＩｎＰの前記第１層の成長を組成Ｇａ＿ｘＩ
   ｎ＿１＿−＿ｘＡｓ＿ｙＰ＿１＿−＿ｙ（ｘおよびｙは
   濃度を示す）の層の成長により行い、次いでＩｎＰの前
   記第２層の成長を行い、これらの層を意図的にドープし
   ないで、ＰＩＮダイオードのｎ−形区域を形成する請求
   項５または６記載の方法。 ９、エピタキシャル層の第２構造の形成は、ＩｎＰの第
   １層の成長前に、意図的にドープしないＧａ＿ｘＩｎ＿
   １＿−＿ｘＡｓ＿ｙＰ＿１＿−＿ｙ層のピットに制限し
   た成長からなり、腐食停止層とする緩衝層を形成する請
   求項７または８記載の方法。 １０、ＰＩＮダイオードおよびＪ−ＦＥＴタイプのトラ
   ンジスタのゲートのＰ−形区域を形成するために、Ｐ−
   導電形を得るのに適当なタイプの拡散を、層の第１構造
   および層の第２構造の上部に制限しないで行い、後者が
   第１構造の注入により形成された層の厚さより薄い厚さ
   で、および第２構造のＩｎＰの第２エピタキシャル層の
   厚さより厚いまたは等しい厚さで表面に生ずる場合には
   ｎ＾＋＾＋−形区域を含む請求項７または９記載の方法
   。 １１、ＰＩＮダイオードおよびトランジスタのゲート電
   極のｐ−形接触を形成するために、ｐ−形オーム金属被
   覆を層の第１および第２構造の区域のｐ−形上部表面に
   形成する請求項１０記載の方法。 １２、ダイオードのｐ−形接触を接続を設けたリングと
   して形成し、トランジスタのゲート電極を接続を設けた
   フィンガとして形成する請求項１１記載の方法。 １３、拡散ｐ−形層を装置から、マスクとして作用する
   ｐ−形オーム接触のまわりをリングの中心区域を除いて
   腐食除去し、前記中心区域を腐食処理中保護層により維
   持する請求項１２記載の方法。 １４、ｐ−形層を腐食する工程を行ってマスクとして作
   用するｐ−形オーム接触金属被覆の下に側部アンダーエ
   ッチングを得るようにする請 求項１３記載の方法。 １５、ｎ＾＋＾＋層が表面に現われない場合には、腐食
   工程をｎ＾＋＾＋形接触層の領域を露出するためにｐ−
   形区域の外側の第２構造の層において行い、腐食停止層
   が存在する場合には、この腐食工程を前記停止層により
   停止する請求項１４記載の方法。 １６、ＰＩＮダイオードのｎ−形接触を形成するために
   、トランジスタのソースおよびドレーン電極および抵抗
   Ｒ、ｎ−形オーム金属被覆の端部を層の第１構造のｎ−
   形層の表面におよび第２構造のｎ＾＋＾＋層の表面に形
   成する請求項１５記載の方法。 １７、ゲート電極のｐ−形金属被覆の側縁をマスクとし
   て作用させて、トランジスタのｎ−形ソースおよびドレ
   ーン金属被覆をアンダーエッ チングを用いるいわゆる自己整合法（ｓｅｌｆ−ａｌｉ
   ｇｎｍｅｎｔｍｅｔｈｏｄ）により形成して電極間の短
   絡回路を回避するようにする請求項１６記載の方法。 １８、ｎ−形金属被覆の形成の終りに、層を素子のまわ
   りを基体の上面の下に腐食してダイオードおよびトラン
   ジスタのまわりに絶縁ＭＥＳＡ’ｓを形成し、および抵
   抗器端金属被覆間の抵抗器Ｒの表面を画成する請求項１
   ７記載の方法。 １９、この腐食工程の終りに、照明区域として示される
   ダイオードのリングの形状のｐ−形接触の内部区域の表
   面を含み、およびダイオード、トランジスタ、抵抗Ｒの
   端部および基体にアースおよびＤ．Ｃ．供給接触を形成
   する領域を除く装置の表面上に誘電層を堆積して装置に
   対する保護層および照明区域に対する抗反対層を形成す
   る請求項１８記載の方法。 ２０、誘電保護層の表面に金属被覆ストリップを形成し
   て、抵抗Ｒの１つの接続端をトランジスタのゲート接触
   におよびダイオードのｐ−形接触接続に接続し、および
   抵抗Ｒの第２端の接続をトランジスタのソースＳにおよ
   びアース接続Ｍに接続し、およびダイオードのｎ−形接
   触をＤ．Ｃ．供給Ｖ＿Ｄ＿Ｄの接触に接続する請求項１
   ９記載の方法。 ２１、化合物Ｇａ＿ｘＩｎ＿１＿−＿ｘＡｓ＿ｙＰ＿１
   ＿−＿ｙの濃度をｘ＝０．４７およびｙ＝１にする請求
   項１〜２０のいずれか一つの項記載の方法。 ２２、Ｉｎｐ材料をＣｒでドープして半絶縁基体を得る
   ようにし、Ｓ＾２＾８イオンをＧａＩｎＡｓ層に１０＾
   １＾７ｃｍ＾−＾３程度の濃度で注入してｎ＾＋−形層
   （３）を得るようにし、Ｓ＾２＾８イオンをピットの底
   部の材料ＩｎＰに１０＾１＾７ｃｍ＾−＾３程度の濃度
   で注入してｎ＾＋＾＋−形層を得るようにし、およびＺ
   ｎ原子をＧａＩｎＡｓ層に拡散してＰ＾＋−形上層を得
   るようにする請求項１〜２１のいずれか一つの項記載の
   方法。 ２３、Ｚｎ原子の拡散を半開放アンプルにおいて５３０
   ℃でＺｎＡｓ＿２蒸気により約１０分間にわたり行う請
   求項２２記載の方法。 ２４、エピタキシャル層を残留ドーピング濃度を有する
   気相（ＶＰＥ）からの塩化物エピタキシャルにより形成
   する請求項１〜２３のいずれか一つの項記載の方法。 ２５、ｐ−形オーム接触を多層Ｔｉ／Ｐｔ／Ａｕから形
   成し、ｎ−形オーム接触をＮｉ層で被覆した化合物Ａｕ
   −Ｇｅから形成しおよびアニーリングして合金を形成し
   、および素子とアース接続Ｍとの間の相互接続を多層Ｔ
   ｉ／Ｐｔ／Ａｕから形成する請求項１〜２４のいずれか
   一つの項記載の方法。 ２６、第１構造のｎ−形層を得るためのイオンの注入ア
   ニーリングを約７００℃、アルシン（ＡｓＨ＿３）分圧
   で約１５分間にわたって行い、およびｎ＾＋＾＋層を得
   るピットにおけるイオン注入アニーリングをエピタキシ
   ャル反応器において、約７００℃、ホスフィン（ＰＨ＿
   ３）分圧および砒素（Ａｓ＿２）分圧で約１時間にわた
   って行う請求項２２〜２５のいずれか一つの項記載の方
   法。 ２７、これらの層の存在において、その厚さ（μｍ）は ａ）第１構造において： 緩衝層の厚さｅ＿１≦０．２、 エピタキシャルＧａＩｎＡｓ層の厚さ０．５≦ｅ＿２≦
   １エピタキシャルＧａＩｎＡｓ層における ｎ−形注入の深さ０．４≦ｅ＿３≦０．９、およびＧａ
   ＩｎＡｓ層におけるｐ−形拡散の深さ ０．３≦ｅ＿７≦０．７ ｂ）第２構造において： ピットにおけるｎ＾＋＾＋−形注入ｅ＿４≒０．４Ｉｎ
   Ｐの第１層の緩衝および停止層 ｅ＿６≒０．１の厚さｅ＿５≒２ ＧａＩｎＡｓ層の厚さ≦ｅ＿６≦３．５ ＩｎＰの第２層の厚さｅ′＿５≒１、および第２構造を
   受け入れるピットの深さ ５≦ｅ＿５＿１≦５．５ により与えられる請求項１〜２６のいずれか一つの項記
   載の方法。