JPH02199849A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH02199849A JPH02199849A JP1019105A JP1910589A JPH02199849A JP H02199849 A JPH02199849 A JP H02199849A JP 1019105 A JP1019105 A JP 1019105A JP 1910589 A JP1910589 A JP 1910589A JP H02199849 A JPH02199849 A JP H02199849A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路装置に関し、特に不良解析時に必要
とされる探針パッドに関する。
とされる探針パッドに関する。
従来、この種の集積回路装置は、探針による電気特性の
検査が必要な内部領域には、あらかじめ針を接触させる
ことのできる５０μｍ口以上の探針バッドを設けていた
。こうした探針ノ（ラドは探針検査後に不要となっても
、取り去ることはできず、そのまま集積回路装置の一部
として残されていた。
検査が必要な内部領域には、あらかじめ針を接触させる
ことのできる５０μｍ口以上の探針バッドを設けていた
。こうした探針ノ（ラドは探針検査後に不要となっても
、取り去ることはできず、そのまま集積回路装置の一部
として残されていた。
上述した従来の探針パッドでは、探針検査が必要となる
所にあらかじめ針を接触させることのできる５０μｍ口
以上のパッドを設けておく必要があり、そのパラＦを形
成したことによって、他の配線等との間に生じる寄生容
量の増加により過渡応答状態で遅延が生じる為、回路上
探針ノ（ラドの形成できる部分は制限があるという欠点
がある。
所にあらかじめ針を接触させることのできる５０μｍ口
以上のパッドを設けておく必要があり、そのパラＦを形
成したことによって、他の配線等との間に生じる寄生容
量の増加により過渡応答状態で遅延が生じる為、回路上
探針ノ（ラドの形成できる部分は制限があるという欠点
がある。
さらに、探針バッドによる探針検査後、）（ラドが不要
となり、パッドのみ取り去ろうとすると、下層の配線ま
でエツチングされてしまい、集積回路自体の機能を損な
う危険性があった。
となり、パッドのみ取り去ろうとすると、下層の配線ま
でエツチングされてしまい、集積回路自体の機能を損な
う危険性があった。
本発明の目的は、不要時に良好にエツチング除去できる
探針パッドにより従来の寄生容量等の問題を解決した集
積回路装置を提供することにある。
探針パッドにより従来の寄生容量等の問題を解決した集
積回路装置を提供することにある。
本発明の集積回路装置は、半導体基板上に所定の形状で
設けられた配線と、該配線の所定の領域が露出するよう
に開口部の設けられた絶縁膜と、少なくとも前記開口部
の前記配線を覆って設けられた高融点金属からなる第１
の導電性層と、該第１の導電性層に前記開口部を介して
電気的に接続され、少なくとも前記絶縁膜上に延在して
設けられ、前記第１の導電性層とは材質の異なる第２の
導電性層とを有している。そのため、必要に応じて配線
の電気的特性を第２の導電性層に探針することにより検
査でき、検査後には、第２の導電性層のみをエツチング
除去することができる。
設けられた配線と、該配線の所定の領域が露出するよう
に開口部の設けられた絶縁膜と、少なくとも前記開口部
の前記配線を覆って設けられた高融点金属からなる第１
の導電性層と、該第１の導電性層に前記開口部を介して
電気的に接続され、少なくとも前記絶縁膜上に延在して
設けられ、前記第１の導電性層とは材質の異なる第２の
導電性層とを有している。そのため、必要に応じて配線
の電気的特性を第２の導電性層に探針することにより検
査でき、検査後には、第２の導電性層のみをエツチング
除去することができる。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の第一の実施例の平面図であり、
第１図（ｂ）は、（ａ）におけるＡ−Ａ’間間断断面図
ある。アルミニウム配線ｌ上の探針検査が必要とされる
任意の位置にたとえば、チタンタングステン層２を設け
、チタンタングステン層２上に探針用スルーホール３を
有するシリコン窒化膜４等の表面保護膜（バッジベージ
鑓ン膜）が形成されている。
第１図（ｂ）は、（ａ）におけるＡ−Ａ’間間断断面図
ある。アルミニウム配線ｌ上の探針検査が必要とされる
任意の位置にたとえば、チタンタングステン層２を設け
、チタンタングステン層２上に探針用スルーホール３を
有するシリコン窒化膜４等の表面保護膜（バッジベージ
鑓ン膜）が形成されている。
次に本実施例の探針用スルーホールの形成方法を第２図
を参照して説明する。半導体基板上の全面にスパッタさ
れた１μｍ厚、４μｍ幅のアルミニウムをバターニング
した後、第２図（ａ）のように全面にチタンタングステ
ン２を０．２μｍ厚でスバ、りする０次に第２図（ｂ）
に示すようにフォトリングラフィでチタンタングステン
２をバターニングし、ＯＦ、を含むガスを用いたプラズ
マで３．５μｍ口の大きさにアルミニウム配線１上にチ
タンタングステンを残し、全面にパッシベーション膜と
して０．８μｍ厚のシリコン窒化膜４（以下、窒化膜と
略記する）を昶する。その後、フォトレジストを用いて
、チタンタングステン層２上にのみ２μｍ口のスルーホ
ール３を異方性エツチング（リアクティブイオンエッチ
；以後ＲＩＥ）で開口し、第１図（ｂ）の構成を得る。
を参照して説明する。半導体基板上の全面にスパッタさ
れた１μｍ厚、４μｍ幅のアルミニウムをバターニング
した後、第２図（ａ）のように全面にチタンタングステ
ン２を０．２μｍ厚でスバ、りする０次に第２図（ｂ）
に示すようにフォトリングラフィでチタンタングステン
２をバターニングし、ＯＦ、を含むガスを用いたプラズ
マで３．５μｍ口の大きさにアルミニウム配線１上にチ
タンタングステンを残し、全面にパッシベーション膜と
して０．８μｍ厚のシリコン窒化膜４（以下、窒化膜と
略記する）を昶する。その後、フォトレジストを用いて
、チタンタングステン層２上にのみ２μｍ口のスルーホ
ール３を異方性エツチング（リアクティブイオンエッチ
；以後ＲＩＥ）で開口し、第１図（ｂ）の構成を得る。
この様なスルーホール部では、バッジベージ涜ン膜であ
る窒化膜４がエツチングされた構造となっているが、チ
タンタングステン層２がアルミニウム配線ｌ上にあるた
め、このチタンタングステン層２が、パッシベーション
膜として作用し、集積回路は良好に保護される。
る窒化膜４がエツチングされた構造となっているが、チ
タンタングステン層２がアルミニウム配線ｌ上にあるた
め、このチタンタングステン層２が、パッシベーション
膜として作用し、集積回路は良好に保護される。
次にこのスルーホール３を用いて形成される探針バッド
について図面に従い、説明する。ペルーホール自体は２
μｍ口と小さいため、検査用針を直接接触させて電気的
なチエツクを行うことができない為、探針する時には探
針バッドを作る必要がある。探針バッドの構造を第３図
に示す、探針パッド用アルミニウム７は、第３図（ａ）
および（Ｃ）に示すようにアルミニウム配線１上に設け
らｈたチタンタングステン層２に探針用スルーホール３
を介して接続形成されている。すなわち、探針バッドは
パッシベーション膜である窒化膜４上に設けられている
。また、リード接続用パッド部６は、第３図（ａ）およ
び（ｂ）に示されているようにアルミニウムパターン５
の窒化膜４に被覆されていない領域が直接用いられる。
について図面に従い、説明する。ペルーホール自体は２
μｍ口と小さいため、検査用針を直接接触させて電気的
なチエツクを行うことができない為、探針する時には探
針バッドを作る必要がある。探針バッドの構造を第３図
に示す、探針パッド用アルミニウム７は、第３図（ａ）
および（Ｃ）に示すようにアルミニウム配線１上に設け
らｈたチタンタングステン層２に探針用スルーホール３
を介して接続形成されている。すなわち、探針バッドは
パッシベーション膜である窒化膜４上に設けられている
。また、リード接続用パッド部６は、第３図（ａ）およ
び（ｂ）に示されているようにアルミニウムパターン５
の窒化膜４に被覆されていない領域が直接用いられる。
このように、リード接続用パッド部６等のようにアルミ
ニウムパターンの一部が直接露出形成されている領域が
混在する集積回路装置では、探針パッド用アルミニウム
の形成にリフトオフ法を用いるのが有効である。すなわ
ち、探針バッドの形成時に通常のフォトリングラフィ工
程であるアルミニウム（ＡＡ）スパッタ→フォトレジス
トバターニング→エツチングという工程を取るとリード
接続用パッド面の劣化、あるいは一部が工、チング除去
されてしまうような悪影響がある為、探針バッドはリフ
トオフ法を用いて、例えば１μｍ厚に作製することによ
り良好なパッドの形成が可能となる。
ニウムパターンの一部が直接露出形成されている領域が
混在する集積回路装置では、探針パッド用アルミニウム
の形成にリフトオフ法を用いるのが有効である。すなわ
ち、探針バッドの形成時に通常のフォトリングラフィ工
程であるアルミニウム（ＡＡ）スパッタ→フォトレジス
トバターニング→エツチングという工程を取るとリード
接続用パッド面の劣化、あるいは一部が工、チング除去
されてしまうような悪影響がある為、探針バッドはリフ
トオフ法を用いて、例えば１μｍ厚に作製することによ
り良好なパッドの形成が可能となる。
次に探針検査後、探針パッド用アルミニウム７を削除す
るには、探針パッド領域のみ開孔する様にフォトレジス
トをバターニングし、ウェットエツチングでパッド部の
み削除することができる。
るには、探針パッド領域のみ開孔する様にフォトレジス
トをバターニングし、ウェットエツチングでパッド部の
み削除することができる。
この時、探針用スルーホール内にはチタンタングステン
層２がある為、アルミニウム配線１はエツチングされる
ことはない。
層２がある為、アルミニウム配線１はエツチングされる
ことはない。
本実施例ではスルーホール内のエツチングを阻止する金
属として、高融点金属の合金であるチタンタングステン
を用いたが、これに限らす探針パッド用金属とエツチン
グ比が異なり、パッド用金属エツチング時に耐エツチン
グ層として機能する導電性物質であれば良い。
属として、高融点金属の合金であるチタンタングステン
を用いたが、これに限らす探針パッド用金属とエツチン
グ比が異なり、パッド用金属エツチング時に耐エツチン
グ層として機能する導電性物質であれば良い。
次に第２の実施例を第４図を参照し説明する。
１μｍ厚のアルミニウム配線１を４μｍ幅でパタニング
した後窒化膜４を０．８μｍ厚で成長させ、スルーホー
ルを開孔した後、窒化チタンを０．２μｍ厚で、成長さ
せフォトリングラフィな用いてバターニングし、探針用
スルーホール３０部分のみを窒化チタン８でカバーする
。この様にすると、第１の実施例に示した場合と同じ様
に探針用スルーホール３をパッシベーション膜である窒
化膜４及び窒化チタン８でおおうことができ、探針用パ
ッドを使用した後、不要となれば第１の実施例と同じ様
に探針用パッドのみをエツチングして下層のアルミニウ
ム配線１に影響を与えずとりさることができる。
した後窒化膜４を０．８μｍ厚で成長させ、スルーホー
ルを開孔した後、窒化チタンを０．２μｍ厚で、成長さ
せフォトリングラフィな用いてバターニングし、探針用
スルーホール３０部分のみを窒化チタン８でカバーする
。この様にすると、第１の実施例に示した場合と同じ様
に探針用スルーホール３をパッシベーション膜である窒
化膜４及び窒化チタン８でおおうことができ、探針用パ
ッドを使用した後、不要となれば第１の実施例と同じ様
に探針用パッドのみをエツチングして下層のアルミニウ
ム配線１に影響を与えずとりさることができる。
以上説明したように本発明は、基板上にアルミニウム配
線をバターニングした半導体チップにおいて、最上層の
絶縁膜で形成されたパッシベーション膜に外部リード接
続用バラト部以外にも不良解析時、電気的探針が必要と
なる下層金属配線に対し、１０μｍ口以下のスルーホー
ルを開孔しておくことにより、必要な時には、探針でき
る様な探針パッドが形成することができ、探針検査後に
は他のパッド部、配線等に影響を与えることなくこのパ
ッドを容易にエツチング除去できるため、寄生容量の増
加を極力抑えることができる。又、探針用スルーホール
にパッシベーション機能を有する金属を用いることによ
り、そのスルーホールが開孔したままでも集積回路装置
としては良好に保護される。
線をバターニングした半導体チップにおいて、最上層の
絶縁膜で形成されたパッシベーション膜に外部リード接
続用バラト部以外にも不良解析時、電気的探針が必要と
なる下層金属配線に対し、１０μｍ口以下のスルーホー
ルを開孔しておくことにより、必要な時には、探針でき
る様な探針パッドが形成することができ、探針検査後に
は他のパッド部、配線等に影響を与えることなくこのパ
ッドを容易にエツチング除去できるため、寄生容量の増
加を極力抑えることができる。又、探針用スルーホール
にパッシベーション機能を有する金属を用いることによ
り、そのスルーホールが開孔したままでも集積回路装置
としては良好に保護される。
第１図（ａ）は本発明の第一の実施例における平面図、
第１図（ｂ）は第１図（ａ）のＡ−Ａ’間間断断面図第
２図（ａ）および（ｂ）は、第１図（ｂ）の構成を得る
ための製造方法を示す縦断面図、第３図（ａ）は探針パ
ッドを付けた第１の実施例を示す平面図、第３図（ｂ）
は第３図（ａ）のＢ−Ｂ’間の縦断面図、第３図（ｃ）
は第３図（ａ）のｃ−ｃ’間の縦断面図、第４図は本発
明の第２の実施例における縦断面図である。 １・・・・・・アルミニウム配線、２・・・・・・チタ
ンタングステン層、３・・・・・・探針用スルーホール
、４・・・・・・シリコン窒化膜、５・・・・・・リー
ド接続用パッドとしてのアルミニウムパターン、６・・
・・・・リード接続用パッド、７・・・・・・探針パッ
ド用のアルミニウム、８・・・・・・窒化チタン。 代理人 弁理士 内 原 晋 （−Ａ 卒１ 図 辛２制 し、・ Ｃａ） 峯３図
第１図（ｂ）は第１図（ａ）のＡ−Ａ’間間断断面図第
２図（ａ）および（ｂ）は、第１図（ｂ）の構成を得る
ための製造方法を示す縦断面図、第３図（ａ）は探針パ
ッドを付けた第１の実施例を示す平面図、第３図（ｂ）
は第３図（ａ）のＢ−Ｂ’間の縦断面図、第３図（ｃ）
は第３図（ａ）のｃ−ｃ’間の縦断面図、第４図は本発
明の第２の実施例における縦断面図である。 １・・・・・・アルミニウム配線、２・・・・・・チタ
ンタングステン層、３・・・・・・探針用スルーホール
、４・・・・・・シリコン窒化膜、５・・・・・・リー
ド接続用パッドとしてのアルミニウムパターン、６・・
・・・・リード接続用パッド、７・・・・・・探針パッ
ド用のアルミニウム、８・・・・・・窒化チタン。 代理人 弁理士 内 原 晋 （−Ａ 卒１ 図 辛２制 し、・ Ｃａ） 峯３図
Claims (1)
- 半導体基板上に所定の形状で設けられた配線と、該配線
の所定の領域が露出するように開口部の設けられた絶縁
膜と、少なくとも前記開口部の前記配線を覆って設けら
れて高融点金属からなる第１の導電性層と、該第１の導
電性層に前記開口部を介して電気的に接続され、少なく
とも前記絶縁膜上に延在して設けられ、前記第１の導電
性層とは材質の異なる第２の導電性層とを有しているこ
とを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019105A JPH02199849A (ja) | 1989-01-27 | 1989-01-27 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019105A JPH02199849A (ja) | 1989-01-27 | 1989-01-27 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199849A true JPH02199849A (ja) | 1990-08-08 |
Family
ID=11990204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019105A Pending JPH02199849A (ja) | 1989-01-27 | 1989-01-27 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012011207A1 (ja) * | 2010-07-21 | 2012-01-26 | パナソニック株式会社 | 検査用パッド電極を除去する工程を備える半導体装置の製造方法 |
| EP4227693A4 (en) * | 2020-12-29 | 2024-03-20 | Origin Quantum Computing Technology (Hefei) Co., Ltd | QUANTUM CHIP TEST STRUCTURE AND PRODUCTION PROCESS THEREOF AS WELL AS QUANTUM CHIP TESTING PROCESS AND PRODUCTION PROCESS |
-
1989
- 1989-01-27 JP JP1019105A patent/JPH02199849A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012011207A1 (ja) * | 2010-07-21 | 2012-01-26 | パナソニック株式会社 | 検査用パッド電極を除去する工程を備える半導体装置の製造方法 |
| EP4227693A4 (en) * | 2020-12-29 | 2024-03-20 | Origin Quantum Computing Technology (Hefei) Co., Ltd | QUANTUM CHIP TEST STRUCTURE AND PRODUCTION PROCESS THEREOF AS WELL AS QUANTUM CHIP TESTING PROCESS AND PRODUCTION PROCESS |
| US12016253B2 (en) | 2020-12-29 | 2024-06-18 | Origin Quantum Computing Technology (Hefei) Co., Ltd | Quantum chip test structure and fabrication method therefor, and test method and fabrication method for quantum chip |
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