JPH02201695A - 並列処理装置開発システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、並列処理装置開発システムに関し、特にデ
ータ駆動形（データフロー）プロセッサの開発における
ハードウェア、ソフトウェアのデバッグを容易化、迅速
化できる開発支援環境（開発支援ツール）を有する並列
処理装置開発システムに関するものである。

〔従来の技術〕

第１１図は従来のデータ駆動形プロセッサの開発システ
ムの構成を示す図であり、図において、９０はホストパ
ソコン、９１はタイマ、９２はメモリアドレスジェネレ
ータ、９３はデータ駆動形プロセッサ、９４はグラフィ
ックデイスプレィコントローラ、９５はイメージメモリ
、９６はＣＲＴ１９７はシステムハス、９８はイメージ
メモリバスである。

この構成において、初期化、ブレークポイントの設定、
メモリ各部のダンプ表示・ロード・設定移動、入力、出
力、オブジェクトプログラムロードなどを行なう。

次に動作について説明する。

初期化、オブジェクトロード、各部メモリの設定・ロー
ドなどは、ホストパソコン９０からのコマンドに基づい
て、各部へホストパソコン９０からデータを書き込むこ
とにより行なわれる。逆に、ダンプ表示は各部からホス
トパソコン９０ヘデータを読み出すことにより行ない、
移動はこれらの組み合わせによって行なう。演算用デー
タの投入もホストパソコン９０から行なうことができる
。

〔発明が解決しようとする課題〕

従来の並列処理装置開発システムは以上のように構成さ
れ、ホストパソコンからのコマンドによって上記の処理
を行なうが、メモリの値を実行途中や、終了の段階で表
示できるのみで、データ駆動形プロセッサにおける処理
をトレースして、その結果によって、データ駆動形プロ
セッサを用いた応用システムの開発におけるデバッグの
能率化を図ることが可能な開発支援環境ではなく、デー
タ駆動形プロセッサの応用システムの効率的開発が行な
えないという問題点があった。

この発明は上記の問題点を解消するためになされたもの
で、データ駆動形プロセッサの応用システム開発におけ
るハードウェア及びソフトウェアのデバッグを能率よく
、高速に実施できる開発支援環境を有する並列処理装置
開発システムを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る並列処理装置開発システムは、１１１１
１卸コンピユータからマルチプロセッサ並列処理装置に
、該並列処理装置の実応用の処理速度に対応して高速に
処理用入力データを投入する、専用の投入パケットメモ
リを具備したデータ入力部と、上記並列処理装置の機能
部名部分のデータ転送状況を時刻情報とともに処理実行
状態でトレースする、トレースメモリを具備したトレー
ス部とを備えるとともに、該トレース部によるトレース
結果をファイル化し、データフローグラフを作成表示す
るようにしたものである。

〔作用〕

この発明においては、専用の投入パケットメモリを具備
したデータ入力部によって処理用入力データの投入を実
応用の処理速度に対応して高速に行なうとともに、トレ
ースメモリを具備したトレーサによってプロセッサ各機
能におけるデータ転送状況を実行状態のままトレースし
、さらにこのトレース結果をファイル化し、データフロ
ーグラフ化するようにしたから、並列処理装置の開発に
おけるハードウェア及びソフトウェアのデバッグを能率
よく、高速に実施できる。

Ｃ実施例〕 以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による並列処理装置開発シス
テムの構成を示す図である。

図において、１は開発支援環境、１０はデータ駆動形プ
ロセッサを含んで成るプロセシングエレメント（ＰＥ）
、２０はデータ駆動形プロセッサ本体部、２１は拡張プ
ログラム記憶部（ＥｘｔｅｎｄｅｄＰｒｏｇｒａｍ　Ｓ
ｔｏｒｅ：　Ｅ　Ｐ　Ｓ　）　、２　２は拡張データ記
憶部、（Ｅｘｔｅｎｄｅｄ　Ｄａｔａ　Ｓｔｏｒｅ：Ｅ
　Ｄ　Ｓ）　、２　３は外部カラー／スタック処理部（
Ｅｘｔｅｒｎａｌ　Ｃｏｌｏｒ／Ｓｔａｃｋ　Ｐｒｏｃ
ｅｓｓ：　Ｅ　Ｃ　Ｓ）　、３　１はパソコンなどの制
御コンピュータ、４０はインタフェース部、６０はトレ
ーサ部である。

第２図はプロセシングエレメント１０の構成ヲ示す図で
、図において、１１はキャシュプログラム記憶（Ｃａｃ
ｈｅ　Ｐｒｏｇｒａｍ　Ｓｔｏｒｅ：　Ｃ　Ｐ　Ｓ）　
、１　２は発火処理（Ｆｉｒｉｎｇ　Ｃｏｎｔｒｏｌ：
　Ｆ　Ｃ）　、１　３は演算処理（Ｆｕｎｃｔｉｏｎａ
ｌ　Ｐｒｏｃｅｓｓ：　Ｆ　Ｐ）　、１　４は合流分岐
機能（Ｊｕｎｃｔｉｏｎ　＆　Ｂｒａｎｃｔ＋：　Ｊ　
＆Ｂ　）　、１　５はキューバソファ　（Ｑｕｅｕｉｎ
ｇ　Ｂｕｆｆｅｒ：　ＱＢ）である。

第３図はデータ駆動形プロセッサのパケットを示す図で
あり、図において、各フィールドは図中に示している通
りの機能を有するものである。

第４図はインターフェース部４０の構成図であリ、４１
はインターフェース部４０とトレーサ部６０を管理する
従来形（ノイマン）マイクロプロセッサユニットであり
、４２はマイクロプロセッサユニット４１のプログラム
とデータを記憶するＲＯＭ及びＲＡＭ、４３は制御コン
ピュータ３１と接続するシリアルＩ１０コントローラ、
４４はプロセシングエレメント１０のデータ駆動形プロ
セッサにデータパケットを投入するための出力ポート、
４５は投入パケットメモリにデータ書き込みするための
書込みアドレスカウンタ、４６は投入パケットメモリか
らデータ読み出しするための読出しアドレスカウンタ、
４７はデータパケットの出力ポート４４からの出力を終
了するときに用いられるパケット出力を停止するための
停止アドレスラッチ、４８ａは投入パケットメモリのア
ドレスマルチプレクサ、４８ｂは投入パケットメモリの
データマルチプレクサ、４９は出力ポートの出力ドライ
バ、５０は４ｋＸ６４ｂｉｔｓの投入パケットメモリ、
５１はデータパケット投入時に投入パケットメモリ５０
のアドレスを停止アドレスラッチ４７の内容と比較する
アドレス比較器、５２はデータパケット投入状態を示す
フリップフロップ、５３はデータパケット投入開始トリ
ガ発生器、５４はデータパケット投入の際のパケット間
隔を記憶する投入間隔ラッチ、５５はデータパケット投
入間隔測定のための投入間隔カウンタ、５６はデータパ
ケット投入の出力制御部である。

第５図はトレーサ部６０の構成図であり、図において、
６１はトレースポート、６２はタイマ、６３は入力ラッ
チ、６４は同期化回路、６５はデマルチプレクサ、６６
はモード制御部、６７はアドレスカウンタ、６８は４ｋ
ｘ９６ｂｉｔのトレースメモリ、６９はリード／ライト
コントローラ、７０はブレークポイントラッチ、７１は
比較器、７２はブレークポイントアドレスランチである
。

次にこの実施例の動作について説明する。

データ駆動プロセッサ１０はＣＰＳＩＩ、ＦＣｌ２、Ｆ
Ｐ１３を基本要素とし、Ｊ＆Ｂ１４、ＱＢ１５を合わせ
て第２図のように巡回パイプラインを構成している。Ｅ
ＰＳ２１はＣＰＳＩＩＯ外部拡張プログラムを格納する
機能部、ＥＤＳ２２は配列データなどを格納する機能部
、ＥＣ３２３はカラー管理と外部キューの機能部である
。

第３図のようなフォーマットを有する入力パケットはＪ
＆Ｂ１４の合流部を経て、ＣＰＳｌｌに入力される。Ｃ
ＰＳＩＩはＥＰＳ２１を持ち、ＦＣｌ２を通過したパケ
ットの次位行先をトリガに、ＥＰＳから次に必要となる
プログラムデータを取り出し、ＣＰＳＩＩに格納する。

単項演算の場合はそのまま、二項演算の場合にはオペラ
ンド対を形成した後、ＦＣｌ２から出力される。この演
算パケットはＦＰ１３に送られ命令コード（ＯＰＣ：　
０ｐｅｒａｔｉｏｎ　Ｃｏｄｅ）により演算され、Ｊ＆
Ｂ１４の分岐機能により出力されるか否かが判定され、
出力されない場合には再びＣＰＳＩＩに戻って以下同様
の処理を繰り返す。

プログラムはループを除いて、基本的に若いノード番号
から実行されることを前提とし、ＦＣｌ２のマツチング
メモリはハツシュされ、マツチングメモリでハツシュ衝
突した時には、世代が小さいもの、ノード番号の小さい
ものを保存し、そうでないものを巡回パイプラインある
いはＥＣ３２３へ送出し、常に優先度の高いものから順
に処理を実行して、チップ内の巡回パイプラインが溢れ
ることなく処理実行がなされることを可能とするもので
ある。

また、ＣＰＳＩＩとＦＣｌ２の間は巡回パイプラインの
他の部分のデータバス２本分を有し、ＣＰＳＩＩにおけ
るＣ０ＰＹ処理時にもデータ転送路に隘路のない構成と
なっている。

開発支援環境１は制御コンピュータ３１によってその動
作が制御される。ハードウェアは、インターフェース部
４０及びトレーサ部６０を含み、最小６枚構成である。

そのうち、データ駆動形プロセッサを含んで成るプロセ
シングエレメント１０はデータ駆動形プロセッサ本体部
２０、拡張プロセッサ記憶部ＥＰＳ２１、拡張データ記
憶部ＥＤＳ２２、外部カラー・スタック処理部ＥＣ３２
３の４枚で構成されている。

開発支援環境１全体の制御は制御コンピュータ３１によ
って行なわれる。制御コンピュータ３１の開発支援環境
制御プログラムによってデータの投入・収集を行なう。

同制御プログラムによる処理機能を以下に示す。

■　投入のモード プログラム・データのロード、入力データパケットのロ
ード、入力データパケット数の設定、入力データパケッ
トの投入、ダンプ用バケットの投入。

■　収集のモード ブレークポイント比較値の設定、ブレークポイントマス
ク値の設定、トレース開始するトレーサの起動、トレー
スアドレスカウンタのプリセット、トレースメモリのフ
ァイルへの書き込み、ブレーポイント発生アドレス読み
出し。

メモリのダンプはプロセシングエレメント１０のＰＥ＃
毎にＥＤＳ２１．ＦＣｌ２．ＥＰＳ２１に対してスター
トアドレス、エンドアドレスを指定してそれぞれのメモ
リから出力されるダンプバケットを、トレーサに収集す
るものである。この他に、初ル］化、所定時間の待機、
制御プログラムからの復帰などが行なえるものとなって
いる。

第４図及び第５図はそれぞれインターフェース部及びト
し−ス部の機能構成図である。制御コンピュータ：３１
とデζ−タ駆動形プロセソザを含む開発支援環境１との
）〜・−夕の転送は、インターフェース部４０を介して
行なわれる。

以下に両機能部の動作を詳述する。インターフェース部
４０は・シリアルボー１〜４３を持ち、制御コンピュー
タ３１と接続される。、ＭＰＵ４１はシリアルボーＩ・
４３からのコマンドにより、上記の投入モー　ドと収集
モ・−ドの機能を実行する。インターフェース部４０は
電源供給と同時に開発支援環境ｌ全体の初期化を行な２
つだ後、制御コンピュータからのコマンド４待つ。プロ
グラム、データのロードは、１パケット当り第３図の様
なタグ領域とデータ３２ビツトを−まとめにして、投入
バケットメモリ５０の２ワードへの書き込みを行ない出
力ポート４４からバケット毎に出力することにより行う
。入力データパケットの投入は高速に行うことが不可欠
であるので、投入バケットメモリ５０を用いている。投
入バケットメモリ５０は書き込みアドレスカウンタ４５
を用いて最大４にワード分までロードし、入力データパ
ケット数に対応した情報を停止アドレスラッチ４７に設
定した後、投入間隔を指定した投入コマンドにより読出
しアドレスカウンタ４６が停止アドレスラッチ４７　に
設定された値に一致するまで一気に投入する。

更に、インターフェース部４０のアドレス・データバス
はトレーサ部６０へ接続され、トレーサ部６０の制御も
併せて行われる。

トレーサ部６０は４ｋＸ９５ｂｉｔのトレースメモリ６
８を持ち、プロセシングエレメント１０のいずれの端子
にも接続してそのトレースを行うことができる。トレー
サ部６０はインターフェース部４０のアドレス・データ
バスと接続され、インターフェース部４０から直接制御
される。必要に応じて、ブレークポイントの比較値、マ
スクデータの設定を行うことが可能である。インターフ
ェース部４０からトレーサ番号、トレースモードの設定
の後、トレースの開始が指示される。その後トレーサ部
６０はトレースポート６１から入って来るデータパケッ
トを内部クロックと同期化してランチし、時間情報とと
もにトレースメモリ６８内に貯えて行く。ブレークポイ
ントランチ７０にブレークポイントを設定した時には、
比較器７１の出力で一致の採れたバケットを検出した後
停止するが、停止にあたっては直ちに停止、メモリ容量
の１／２のトレースの後停止、メモリ容量分のトレース
の後停止の３つのトレースモードを選択でき、トレース
履歴を有効に記憶する。

トレース終了後、ブレークポイントアドレスラッチ７２
からブレークポイント発生アドレスを読み出し、トレー
スモードとアドレスカウンタ６フ値から有効データを決
定できる。

このトレースメモリ６８内のトレース結果は、インター
フェース部４０により、ダンプし、ファイル化すること
ができ、このファイルをリスト表示することができる。

トレース部６０は複数接続可能で１インターフェース部
４０当り１５個のトレース部６０を用いて１５点を同時
計測可能である。演算パケットや結果パケットなど機能
部との接続点でトレースを行い、同時に記憶されるトレ
ース時刻情報と共にシステム全体の動作を捕捉できる。

本実施例ではトレーサ部６０によって収集されたプロセ
シングエレメント１０の各部のデータを表示することが
可能である。第６図はトレース結果の表示の様子の一例
を示す図であり、第６図ｆａ）はＦＰ１３出力表示、第
６図（ｂ）はＥＣ３２３出力表示を示している。

データ駆動形プロセッサは言語処理系と併せて開発して
いるが、言語処理系のコンパイラ出力形式ファイルと、
マツパ出力であるオブジェクトコード、及び実行トレー
ス結果については、そのプログラムを図式表記・修正す
るツールを備えている。これはマルチプロセッサ実行環
境においてもプロセッサ毎のオブジェクトコードと実行
トレース結果の図的表示を可能とするものである。これ
らを比較することによって、未処理ノードや未投入デー
タパケット、未アクセスメモリなどが極めて簡単に発見
でき、マルチプロセッサのデバッグが容易である。実行
時の最大並列度、平均並列度、実行ランク数、実行時間
などが時刻情報と併せて表示でき、シミュレータ実行結
果と同様に稼動率の評価も簡単に行なえる。

この表示にあたっては、例えば特願昭６．２−５４４０
６「連想記憶装置及びデータ駆動形計算機」に記載され
たデータ入れ換え方式におけるノード番号付与に必要な
ランク解析結果を用いて表示し、アークについても、重
なりを減少するアルゴリズムを導入して視認性を向上さ
せている。

コンパイラ出力形式ファイルの図的表示は関数単位で行
なえるもので、複数の関数が展開されたマツパ出力（オ
ブジェクトコード）の図的表示に比較すると一般に見易
いものである。

第７図は３次多項式演算プログラムのデータフローグラ
フのマツパ出力のグラフインク表示例を示す図、第８図
はトレース結果の表示例を示す図である。

このように本実施例では、投入パケットメモリ５０を備
えたインタフェース部４０を介して制御コンピュータ３
１からの処理実行のためのデータパケットを高速に並列
処理装置のプロセシングエレメント１０に投入するとと
もに、プロセシングエレメント１０の複数の端子にトレ
ースポートが接続された、各々トレースメモリ６８を備
えた複数のトレーサ部６０により上記トレースポートに
入ってくるデータパケットをシステムの内部クロックと
同期して共通の時刻情報とともにトレースし、さらに該
複数のトレーサ部６０のトレースメモリに貯えられたト
レース結果を収集してファイル化し、データフローグラ
フ化して表示するようにしたから、並列処理装置の開発
におけるハードウェアあるいはソフトウェアのデバッグ
を極めて容易化、迅速化できる。

なお、上記実施例では、データ駆動形プロセッサの開発
支援環境として述べてきたが、他の並列処理計算機ある
いはプロセッサにおいても同様の方式で実現が可能であ
る。

また、第１図の実施例において、プロセッサエレメント
１０の接続方法については特に明記していないが、第９
図のような、シャツフルネット接続や、第１０図のよう
なデイジ−チェーン接続など、その他の様々のものが可
能である。

〔発明の効果〕

以上のように、この発明によれば、専用の投入パケット
メモリを具備したデータ入力部を介して制御コンピュー
タより処理用入力データをプロセッサに実応用の処理速
度に対応して高速に投入するとともに、トレースメモリ
を具備したトレーサ部によってプロセッサの各機能部に
おけるデータ転送状況を実行状態のまま時刻情報ととも
にトレースし、さらにこのトレース結果をファイル化し
、データフローグラフ化して表示するようにしたから、
並列処理装置の開発におけるハードウェア及びソフトウ
ェアのデバッグを能率よく、高速に実施できる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例による並列処理装置開発シス
テムの構成を示す図、第２図はプロセシングエレメント
の構成を示す図、第３図はデータ駆動形プロセッサのバ
ケットを示す図、第４図はインターフェース部の構成図
、第５図はトレーサ部の構成図、第６図はトレース結果
の一例を示す図、第７図はデータフローグラフであるマ
ツパ出力のグラフインク表示例を示す図、第８図はトレ
ース結果の表示例を示す図、第９図はデータ駆動形プロ
セッサのシャツフルネット接続を示す図、第１０図はデ
ータ駆動形プロセッサのデイジ−チェーン接続を示す図
、第１１図は従来の並列処理装置開発システムの構成を
示す図である。 １は開発支援環境、１０はデータ駆動形プロセッサから
成るプロセシングエレメント、２０はデータ駆動形プロ
セッサ本体、４０はインタフェース部、６０はトレーサ
部である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）単数あるいは複数のマルチプロセッサからなる並
   列処理装置と、 該並列処理装置を駆動する制御コンピュータと、該制御
   コンピュータからの処理実行のためのパケットを複数個
   記憶するためのメモリ手段と、該メモリ手段に記憶され
   たパケットを設定可能な投入間隔で上記並列処理装置の
   マルチプロセッサに入力するための計測手段とを備えた
   データパケット入力部と、 上記マルチプロセッサの複数の機能部の所望の箇所に設
   けられた入出力ポート及びデータ転送用ポートに接続さ
   れ、上記ポートのデータパケットが、共通の時刻情報と
   ともに内部クロックに同期して取り込まれ貯えられる内
   部トレースメモリを備えたトレーサ部とを具備し、かつ
   、 上記トレーサ部のトレースメモリに取り込まれた処理実
   行結果であるデータパケットを処理順に表示する機能、
   およびこれを実行プログラムと比較する機能を有するこ
   とを特徴とする並列処理装置開発システム。