JPH02201945A - 表面実装型半導体装置 - Google Patents
表面実装型半導体装置Info
- Publication number
- JPH02201945A JPH02201945A JP1020045A JP2004589A JPH02201945A JP H02201945 A JPH02201945 A JP H02201945A JP 1020045 A JP1020045 A JP 1020045A JP 2004589 A JP2004589 A JP 2004589A JP H02201945 A JPH02201945 A JP H02201945A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- land
- lead
- semiconductor chip
- base material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は絶縁基板上に半導体チップを表面実装した表面
実装型半導体装置に関する。
実装型半導体装置に関する。
［従来の技術］
第３図は従来の表面実装型半導体装置を示す断面図であ
る。
る。
配線基板１ａは絶縁基材２ａ、配線部３ａ、ランド部５
ａ及びソルダレジスト４ａ等により構成されている。こ
の配線基板１ａは、次に示す方法により製造されている
。
ａ及びソルダレジスト４ａ等により構成されている。こ
の配線基板１ａは、次に示す方法により製造されている
。
先ず、ガラスエポキシ等の絶縁性の基材２ａ上にＣ１１
箔等の金属箔を圧着し、この金属箔にエツチング等の処
理を行って所定の形状の配線部３ａ及びランド部５ａを
形成する。次いで、配線部３ａ上にソルダレジスト４ａ
を塗布、し、ランド部５ａ上に半田めっきを施す。これ
により、配線基板１ａが完成する。
箔等の金属箔を圧着し、この金属箔にエツチング等の処
理を行って所定の形状の配線部３ａ及びランド部５ａを
形成する。次いで、配線部３ａ上にソルダレジスト４ａ
を塗布、し、ランド部５ａ上に半田めっきを施す。これ
により、配線基板１ａが完成する。
半導体チップ９ａは、その封止部の側部からリード１５
ａが導出されている。このリード１５ａは前記封止部の
近傍で配線基板１ａの実装面に向けて屈曲すると共に、
実装面の近傍で実装面と平行になるように屈曲する屈曲
部１６ａを有しており、また、実装面と平行に成形され
た部分が基板２ａへの取付は部となっている。そして、
この取付は部が配線基板１ａのランド部５ａに半田等の
接着剤６ａにより接着されて電気的及び機械的に接続さ
れることにより、半導体チップ９ａが配線基板１ａ上に
実装されるようになっている。
ａが導出されている。このリード１５ａは前記封止部の
近傍で配線基板１ａの実装面に向けて屈曲すると共に、
実装面の近傍で実装面と平行になるように屈曲する屈曲
部１６ａを有しており、また、実装面と平行に成形され
た部分が基板２ａへの取付は部となっている。そして、
この取付は部が配線基板１ａのランド部５ａに半田等の
接着剤６ａにより接着されて電気的及び機械的に接続さ
れることにより、半導体チップ９ａが配線基板１ａ上に
実装されるようになっている。
［発明が解決しようとする課題］
しかしながら、上述した従来の表面実装型半導体装置に
おいては、半導体チップ９ａのリード１５ａは全て同一
の長さであり、また、取付は部が同一平面上に並ぶよう
に成形されているため、リード１５ａの配列ピッチが狭
い半導体チップ９ａを表面実装する場合、隣接するり−
ド１５ａの各屈曲部１６ａの間に半田が侵入して半田ブ
リッジを形成し、リード１５ａ間を短絡させてしまうと
いう問題点がある。
おいては、半導体チップ９ａのリード１５ａは全て同一
の長さであり、また、取付は部が同一平面上に並ぶよう
に成形されているため、リード１５ａの配列ピッチが狭
い半導体チップ９ａを表面実装する場合、隣接するり−
ド１５ａの各屈曲部１６ａの間に半田が侵入して半田ブ
リッジを形成し、リード１５ａ間を短絡させてしまうと
いう問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
半田ブリッジ等による短絡不良を回避できる表面実装型
半導体装置を提供することを目的とする。
半田ブリッジ等による短絡不良を回避できる表面実装型
半導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る表面実装型半導体装置は、その第１面に複
数のランド部を設けた第１の絶縁基材と、前記第１面と
高さ位置が異なる第２面に複数のランド部を設けた第２
の絶縁基材と、封止部の側方で下方に屈曲した第１のリ
ードと上方に屈曲した第２のリードとが交互に配列され
た半導体チップとを有し、前記半導体チップの第１のリ
ード及び第２のリードのいずれか一方が前記第１の絶縁
基材のランド部と接続されて固定されており、他方のリ
ードが前記第２の絶縁基材のランド部と接続されて固定
されていることを特徴とする。
数のランド部を設けた第１の絶縁基材と、前記第１面と
高さ位置が異なる第２面に複数のランド部を設けた第２
の絶縁基材と、封止部の側方で下方に屈曲した第１のリ
ードと上方に屈曲した第２のリードとが交互に配列され
た半導体チップとを有し、前記半導体チップの第１のリ
ード及び第２のリードのいずれか一方が前記第１の絶縁
基材のランド部と接続されて固定されており、他方のリ
ードが前記第２の絶縁基材のランド部と接続されて固定
されていることを特徴とする。
［作用］
本発明においては、その封止部の側方で下方に屈曲した
第１のリードと上方に屈曲した第２のリードとが交互に
配列された半導体チップを使用し、このリードを夫々第
１の絶縁基材のランド部又は第２の絶縁基材のランド部
に接続して実装する。
第１のリードと上方に屈曲した第２のリードとが交互に
配列された半導体チップを使用し、このリードを夫々第
１の絶縁基材のランド部又は第２の絶縁基材のランド部
に接続して実装する。
この第１及び第２の絶縁基板のランド部が設けられた面
は相互に高さが異なるので、同一平面上で接続すべきリ
ードの相互間の間隔は従来の２倍になるため、半田ブリ
ッジ等の形成を抑制できる。
は相互に高さが異なるので、同一平面上で接続すべきリ
ードの相互間の間隔は従来の２倍になるため、半田ブリ
ッジ等の形成を抑制できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例を示す断面図である。
ガラスエポキシ又はトリアジン樹脂等の絶縁性の基材２
ｂ上には、所定の配線パターンで配線部３ｂ及びランド
部５ｂが形成されている。そして、この基材２ｂ上には
、搭載すべき半導体チップ９に整合する大きさの開口部
１０が開口された基材２ｃが積層されて固定されている
。この基材２Ｃも、基材２ｂと同様に、ガラスエポキシ
又はトリアジン樹脂等の絶縁性物質により形成されてい
る。
ｂ上には、所定の配線パターンで配線部３ｂ及びランド
部５ｂが形成されている。そして、この基材２ｂ上には
、搭載すべき半導体チップ９に整合する大きさの開口部
１０が開口された基材２ｃが積層されて固定されている
。この基材２Ｃも、基材２ｂと同様に、ガラスエポキシ
又はトリアジン樹脂等の絶縁性物質により形成されてい
る。
基材２ｃ上には配線部３Ｃが所定のパターンで形成され
ており、この配線部３Ｃ上にはソルダレジスト４ｂが被
覆されている。また、基材２Ｃの開口部１０の近傍には
ランド部５Ｃが配設されている。
ており、この配線部３Ｃ上にはソルダレジスト４ｂが被
覆されている。また、基材２Ｃの開口部１０の近傍には
ランド部５Ｃが配設されている。
本実施例に使用される配線基板１ｂは上述の如く構成さ
れている。
れている。
一方、本実施例において使用される半導体チップ９は、
リード曲げ金型により封止部の近傍で下方に曲げ加工さ
れた下方曲げリード７と、上方に曲げ加工された上方曲
げリード８とが封止部の側部に交互に配列されている。
リード曲げ金型により封止部の近傍で下方に曲げ加工さ
れた下方曲げリード７と、上方に曲げ加工された上方曲
げリード８とが封止部の側部に交互に配列されている。
下方曲げリード７は、ランド部５ｂ上で基材２ｂの実装
面と平行に曲げ加工されて取付は部が形成されており、
この取付は部とランド部５ｂとが半田等の導電性接着剤
６により接続されて固定されている。
面と平行に曲げ加工されて取付は部が形成されており、
この取付は部とランド部５ｂとが半田等の導電性接着剤
６により接続されて固定されている。
また、上方曲げリード８は、基材２ｃの上面の近傍でラ
ンド部５Ｃに向けて曲げ加工されており、先端部分がラ
ンド部５Ｃと接着剤６により接続されて固定されている
。
ンド部５Ｃに向けて曲げ加工されており、先端部分がラ
ンド部５Ｃと接着剤６により接続されて固定されている
。
本実施例においては、上述の構造により半導体チップ９
を実装するため、半導体チップのリード７．８は基板１
ｂの基材２ｂの面と基材２Ｃの面との相互に高さが異な
る２千面において、夫々対応するランド部５ｂ、５ｃと
接続される。これにより、同一平面におけるリード間の
間隔は従来に比して２倍となるため、半導体チップの実
装時における半田ブリッジ等の不都合を回避できるから
、リード間隔が狭い半導体チップについても、極めて信
頼性が高い表面実装型半導体装置を得ることができる。
を実装するため、半導体チップのリード７．８は基板１
ｂの基材２ｂの面と基材２Ｃの面との相互に高さが異な
る２千面において、夫々対応するランド部５ｂ、５ｃと
接続される。これにより、同一平面におけるリード間の
間隔は従来に比して２倍となるため、半導体チップの実
装時における半田ブリッジ等の不都合を回避できるから
、リード間隔が狭い半導体チップについても、極めて信
頼性が高い表面実装型半導体装置を得ることができる。
なお、開口部１０は、半導体チップ９の搭載精度を考慮
して、開口部１０の壁面が下方曲げり−ド７の取付は部
の先端から０．５龍以上離れるように開口することが好
ましい。
して、開口部１０の壁面が下方曲げり−ド７の取付は部
の先端から０．５龍以上離れるように開口することが好
ましい。
第２図は本発明の第２の実施例を示す断面図である。
絶縁性の基材２ｅ上には所定のパターンで配線部３ｄ、
ランド部５ｄ及びランド部５ｅが形成されている。そし
て、配線部３ｄ上にはソルダレジスト４ｃが被覆されて
いる。配線基板１ｃは、このようにして構成されている
。
ランド部５ｄ及びランド部５ｅが形成されている。そし
て、配線部３ｄ上にはソルダレジスト４ｃが被覆されて
いる。配線基板１ｃは、このようにして構成されている
。
盛上げ端子１１は絶縁性の基材２ｄの上面に上層端子部
１３を形成し、下面に下層端子部１４を形成して、上層
端子部１３と下層端子部１゛４とをスルーホール１２に
より電気的に接続したものである。そして、この盛上げ
端子１１の下層端子部１４がランド部５ｄに半田等の接
着剤６により接続固定されている。
１３を形成し、下面に下層端子部１４を形成して、上層
端子部１３と下層端子部１゛４とをスルーホール１２に
より電気的に接続したものである。そして、この盛上げ
端子１１の下層端子部１４がランド部５ｄに半田等の接
着剤６により接続固定されている。
半導体チップ９は、第１の実施例と同様に、封止部の近
傍で下方又は上方に交互に曲げ加工された夫々下方曲げ
リード７及び上方曲げリード８を有し、更に各リードの
先端部は実装面に平行に曲げ加工されて取付は部となっ
ている。そして、下方曲げリード７の取付は部はランド
部５ｅと接着剤６により接続されて固定されており、上
方曲げリード８の取付は部は盛上げ端子１１の上面に形
成された上層端子部１３に接続されて固定されている。
傍で下方又は上方に交互に曲げ加工された夫々下方曲げ
リード７及び上方曲げリード８を有し、更に各リードの
先端部は実装面に平行に曲げ加工されて取付は部となっ
ている。そして、下方曲げリード７の取付は部はランド
部５ｅと接着剤６により接続されて固定されており、上
方曲げリード８の取付は部は盛上げ端子１１の上面に形
成された上層端子部１３に接続されて固定されている。
本実施例においては、上述の構造により半導体チップ９
が実装されているため、第１の実施例と同様に、半田ブ
リッジ等のリード間の短絡を回避できる。また、本実施
例においては、半導体チップの実装領域の基材上にも配
線を設けることができるため、極めて高密度の配線を行
うことができる。
が実装されているため、第１の実施例と同様に、半田ブ
リッジ等のリード間の短絡を回避できる。また、本実施
例においては、半導体チップの実装領域の基材上にも配
線を設けることができるため、極めて高密度の配線を行
うことができる。
［発明の効果コ
以上説明したように本発明によれば、封止部の側方で下
方に屈曲した第１のリードと上方に屈曲した第２のリー
ドとが交互に配列された半導体チップを使用して、この
第１のリードと第２のリードとを夫々異なる絶縁基材上
に設けられたランド部に接続して固定するから、同一平
面上のランド部と接続されるリード間の間隔は極めて大
きくなる。これにより、隣接するリードが半田ブリッジ
等により相互に接続される短絡不良の発生を回避して、
信頼性が高い表面実装型半導体装置を得ることができる
。
方に屈曲した第１のリードと上方に屈曲した第２のリー
ドとが交互に配列された半導体チップを使用して、この
第１のリードと第２のリードとを夫々異なる絶縁基材上
に設けられたランド部に接続して固定するから、同一平
面上のランド部と接続されるリード間の間隔は極めて大
きくなる。これにより、隣接するリードが半田ブリッジ
等により相互に接続される短絡不良の発生を回避して、
信頼性が高い表面実装型半導体装置を得ることができる
。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来の表
面実装による半導体装置の実装構造を示す断面図である
。 １ａ、ｌｂ、ｌＣ；配線基板、２ａ、２ｂ、２ｃ、２ｄ
、２ｅ ；基材、３ａ、３ｂ、３ｃ、３ｄ；配線部、４
ａ、４ｂ、４ｃ ；ソルダレジスト、５ａ、５ｂ、５ｃ
、５ｄ、５ｅ ；ランド部、６゜６ａ；接着剤、７；下
方曲げリード、８；上方曲げリード、９．９ａ；半導体
チップ、１０．開口部、１１；盛上げ端子、１２；スル
ーホール、１３；上層端子部、１４；下層端子部、１５
ａ；リード、１６ａ；屈曲部
本発明の第２の実施例を示す断面図、第３図は従来の表
面実装による半導体装置の実装構造を示す断面図である
。 １ａ、ｌｂ、ｌＣ；配線基板、２ａ、２ｂ、２ｃ、２ｄ
、２ｅ ；基材、３ａ、３ｂ、３ｃ、３ｄ；配線部、４
ａ、４ｂ、４ｃ ；ソルダレジスト、５ａ、５ｂ、５ｃ
、５ｄ、５ｅ ；ランド部、６゜６ａ；接着剤、７；下
方曲げリード、８；上方曲げリード、９．９ａ；半導体
チップ、１０．開口部、１１；盛上げ端子、１２；スル
ーホール、１３；上層端子部、１４；下層端子部、１５
ａ；リード、１６ａ；屈曲部
Claims (1)
- （１）その第１面に複数のランド部を設けた第１の絶縁
基材と、前記第１面と高さ位置が異なる第２面に複数の
ランド部を設けた第２の絶縁基材と、封止部の側方で下
方に屈曲した第１のリードと上方に屈曲した第２のリー
ドとが交互に配列された半導体チップとを有し、前記半
導体チップの第１のリード及び第２のリードのいずれか
一方が前記第１の絶縁基材のランド部と接続されて固定
されており、他方のリードが前記第２の絶縁基材のラン
ド部と接続されて固定されていることを特徴とする表面
実装型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020045A JPH02201945A (ja) | 1989-01-30 | 1989-01-30 | 表面実装型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020045A JPH02201945A (ja) | 1989-01-30 | 1989-01-30 | 表面実装型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02201945A true JPH02201945A (ja) | 1990-08-10 |
Family
ID=12016089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020045A Pending JPH02201945A (ja) | 1989-01-30 | 1989-01-30 | 表面実装型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201945A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184967A (ja) * | 1990-11-19 | 1992-07-01 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0529747A (ja) * | 1991-07-19 | 1993-02-05 | Akai Electric Co Ltd | 印刷配線基板 |
| US5450289A (en) * | 1993-03-05 | 1995-09-12 | Samsung Electronics Co., Ltd. | Semiconductor package and a printed circuit board applicable to its mounting |
| EP0766505A3 (en) * | 1995-09-29 | 1998-12-23 | Allen-Bradley Company, Inc. | Rigid-flex circuit board having a window for an insulated mounting area |
-
1989
- 1989-01-30 JP JP1020045A patent/JPH02201945A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184967A (ja) * | 1990-11-19 | 1992-07-01 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0529747A (ja) * | 1991-07-19 | 1993-02-05 | Akai Electric Co Ltd | 印刷配線基板 |
| US5450289A (en) * | 1993-03-05 | 1995-09-12 | Samsung Electronics Co., Ltd. | Semiconductor package and a printed circuit board applicable to its mounting |
| EP0766505A3 (en) * | 1995-09-29 | 1998-12-23 | Allen-Bradley Company, Inc. | Rigid-flex circuit board having a window for an insulated mounting area |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970008356B1 (ko) | 반도체장치 | |
| US6760227B2 (en) | Multilayer ceramic electronic component and manufacturing method thereof | |
| US4143508A (en) | Electronic circuit block | |
| US5177863A (en) | Method of forming integrated leadouts for a chip carrier | |
| EP0713252A2 (en) | Circuit elements mounting | |
| US4697204A (en) | Leadless chip carrier and process for fabrication of same | |
| JPS594873B2 (ja) | 印刷配線板 | |
| US7180182B2 (en) | Semiconductor component | |
| CN110139464A (zh) | 电路板、制造电路板的方法以及电子装置 | |
| CN1191680C (zh) | 表面声波滤波器模块 | |
| US6657133B1 (en) | Ball grid array chip capacitor structure | |
| US5406119A (en) | Lead frame | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH11126795A (ja) | 実装基板およびその製造方法ならびに電子部品の実装方法 | |
| JPH02201945A (ja) | 表面実装型半導体装置 | |
| JP2001189544A (ja) | プリント基板及びその電気部品実装方法 | |
| JPH0661609A (ja) | 回路基板 | |
| JPH05259372A (ja) | ハイブリッドｉｃ | |
| JPS62296495A (ja) | 部品を制御回路上の表面のはんだパツドに取付ける方法 | |
| JPH01232753A (ja) | 半導体装置 | |
| JPH0537146A (ja) | 配線基板 | |
| JP2715957B2 (ja) | 混成集積回路装置 | |
| JPH11307678A (ja) | インターポーザ | |
| JP2858252B2 (ja) | 表面実装用電子部品の電極構造 | |
| US20070089901A1 (en) | Circuit board providing coplanarity of solders and high soldering reliability for semiconductor component |