JPH02202145A - パケットスイッチング交換装置およびその入力変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ 本発明は、異なった呼出しに属する等しい長さのパケッ
トが任意の順序で到達する入力ラインを具備するパケッ
トスイッチング交換装置およびその入力変換装置に関す
る。

［従来の技術］ 将来においては、音声、テキスト、映像、およびデータ
は、この技術が各種のサービスに関して十分な柔軟性が
ないので、もはや時間分割多重装置を使用して伝送され
なくなる。速いパケットスイッチング技術が使用される
ようになるであろう。

一般に、パケットスイッチングは仮想回路を使用する、
つまりそれぞれの通話呼出しの始めでノくスは決定され
るが設定されない。パスの各リンクは、またその他の接
続に割り当てられ得る。その後パスは、各パケット用の
リンクごとに設定され、すぐ続いて再びクリアされる。

この方法において、パケットの損失となり得る衝突が生
じる恐れがある。

データパケットの損失を減少するために、ノクツファお
よび優先ロジックを設けることは知られている。トラフ
ィックメータ装置を提供することもまた提案されている
。これらの全ては、はとんどの場合において入力ライン
ごとに１度、各スイッチング段階に現れなければならな
い。

〔発明の解決すべき課題〕

本発明の目的は、パケットスイッチング交換装置におけ
るスイッチング網の費用と複雑さを減少させることであ
る。

［課題解決のための手段］ この目的は、所定の呼出しくバースト）に属するパケッ
トの蓄積が分離される入力データ流を形成するための入
って来るパケットを再整理する入力変換装置を具備する
パケットスイッチング交換装置によって達成される。

特許請求の範囲第４項は、そのようなパケットスイッチ
ング交換装置のための適当な入力変換装置を示している
。さらに有利な特徴は、特許請求の範囲第２項および第
３項さらに第５項乃至第８項に示されている。

本発明にしたがって、入って来るパケットデータ流は、
タイムスロットと個々の呼出しが互いに関連されている
同期７０Ｍデータ流に変換される。

スイッチングは、同期の時間分割多重送信を使用するこ
とによって行われることが好ましい。しかし非同期のス
イッチング技術が使用される場合でさえも、本発明にし
たがった入力変換装置の使用は、これらの装置がデータ
流を滑らかにするので有利であり、それによって複雑な
技術を減少し、特に必要とされるバッファの数を減少す
る。

〔実施例］ 簡単にするために、パケットの全ビット（図においてｑ
）が並列に処理されているかのように、入力変換装置は
示されている。

将来期待されるようにパケットが約４０個の８ビツトオ
クテツトつまり約３２０ビツトから成る場合に、並列処
理は実際上不可能である。しかしながら当業者のために
、全体におけるまたは部分におけるデータ流の直列処理
は問題がない。またほとんど全ての必要なりロック信号
、書込みパルスおよび読取りパルスは、当業者に良く知
られているので省略されている。直列にパケットのビッ
トまたはオクテツトを出力し、それから次のパケットの
ビットまたはオクテツトを出力する代りに、出力フレー
ムをサブフレームに分割する、例えば全てのパケットの
第１のオクテツトを最初に直列に出力し、それから全て
のパケットの第２のオクテツトを出力することは有効で
あり得る。さらに詳細には、本出願の出願前には未公開
である西ドイツ特許出願Ｐ３γ４２９３９．（ｉ号およ
びＰ　３７４２９４１．８号（ｌＩＪｏｌｋ　ｌ　ａｎ
ｄ　Ｇ、ＥＩＩｏｎｂｃｒｇｏｒ等１−３−１　）を参
照されたい。

図示されている入力変換装置は、パケットメモリ１０．
制御装置２１乃至２Ｇ、およびバッファ３０から成る。

制御装置は、人力テーブル２１、入力カウンタ２２、割
当てメモリ２３、出力カウンタ２４、出力テーブル２５
、割当て回路２Ｇを具備する。パケットメモリｌＯは、
実行される変換用に必要な多数のパケットを一時的に蓄
積可能であるように設計される。

同期データ流内への非同期のデータ流の変換は、また滑
らかさを与える。所望される回路の瓜は、不規則な入力
データ流がまだ補整されるためにどのくらいあり得るか
に依存する。これは、国内的なまたは国際的な基準に応
じるシステムの交換手によって、なんとかして特定され
なければならない。この分野における基準は、まだ進行
中である。

現在の時点で、パケットデータ流が１２５マイクロ秒の
フレーム長を有するフレーム構造を具備することは、事
実確実なことである。約４０オクテブトを含む約７０個
のパケットは、それぞれフレームごとに伝導される。接
続の形成の間、必要とされる容量をなんとかして特定さ
れなければならないこともまた確かである。これは、フ
レームの所定の数内でパケットの最大数を特定すること
によってなされ得る。平均数の特定を必要とすることは
また可能である。容量の特定は、１個のフレーム長また
はそれの多重倍に等しい時間期間に常に関係しなければ
ならない。

しかし、外側から予め決定されなければならないフレー
ム構造がない場合でさえも、入力変換装置はフレームを
形成することができ、およびデータ流を滑らかにできる
。

パケットメモリｌＯは、少なくとも１個のフレームに含
まれるパケットを一時的に蓄積できるぐらいに大貴くな
ければならない。フレーム内のパケットの最大数が特定
されなければならない場合において、１個のフレームを
一時的に蓄積すれば十分である。長い時間期間または平
均数内の最大数が特定されなければならない場合に、パ
ケットメモリは対応するもっと大きな、例えば２個また
は４個の完全なフレーム用のメモリでなければならない
。パケットメモリが１個のフレームの整数倍に設計され
るべきであることは、必要ではない。

入力ラインの容量が部分においてのみ利用されると仮定
すると、パケットメモリｌＯの設計においてこれは考慮
されることができる。

入力変換装置の入力Ｅで到達するパケットは、パケット
メモリｌＯ内に順次書込まれる。したがって、入力カウ
ンタ２２は、パケットメモリ１０の位置のアドレスを連
続してカウントする。伝達するための情報のないパケッ
ト、例えば空のパケット、同期パケット、およびもっば
ら割当て回路２Ｂ用に前もって定められた制御パケット
は、蓄積されない。したがって入力テーブル２１は、パ
ケットに含まれるパケットヘッダをを評価し、新しいパ
ケットが書込まれなければならないときはいつでも入力
カウンタ２２を進めさせる。

入力テーブル２１は、属する個々のパケットを呼出しず
パケットヘッダによって認識する。各呼出しは、入力テ
ーブル２１から割当てメモリ２３まで通過する呼出し数
を割当てる。同時に、入力カウンタ２２はパケットメモ
リのために割当てメモリ２３に対する現在のアドレスを
特定する。割当てメモリ２３は、パケットメモリ１０の
位置するところで蓄積され、また所定の呼出しに属する
パケットは蓄積される。

割当てメモリ２３は、関連するカウンタを含む複数のＦ
ＩＦＯメモリを具備することが好ましい。各呼出しは、
関連するカウンタを存するｐ＋ｐｏメモリを１つ割当て
られる。パケットメモリ１０内にパケットを書込むため
に、関連したｐ＋ｐｏメモリは、入力テーブル２１によ
って表示された呼出し番号によって選択され、使用され
るための位置のアドレスはＦＩＦＯメモリ内に書込まれ
る。したがって各ＦＩＦＯメモリは１．同様の呼出しに
属するパケットが蓄積される位置のアドレスを順次蓄積
する。関連したカウンタは、互いに属するどれだけの数
のパケットが依然として蓄積されているかを表示してい
る。

割当てメモリ２３内のＦＩＦＯメそりの数は呼出しの許
容される最大の数と等しくなければならない。

本発明にしたがって、出力ラインＡのタイムスロットお
よび個々の呼出しは互いに永久に関連されるから、必要
とされるＦＩＩ？０メモリの最大数は出力ラインのタイ
ムスロットの数に等しい。高速パケットスイッチングの
目的が伝送容量に関しては非常に大きな柔軟性を得るこ
とであるので、呼出しの所定の部分が常に１つのタイム
スロットに含まれる容量より多い容量を必要とすること
が仮定されなければならない。実際問題として、それは
、タイムスロットがあるように多数のＦＩＦＯメモリが
事実上与えられなくても十分である。位置のＰＩｒ’０
メモリの数は、パケットメモリｌＯの大きさおよび入力
Ｅにパケットがどのように不規則に到着するかに依存し
なければならない。パケットメモリｌＯが約１個のフレ
ームを蓄積可能である場合に、１個のアドレス用の約８
個の位置はそれぞれ各ＰＩＩ’０メモリのために十分で
なければならない。より高い容量を必要とする呼出しの
場合において、より多いアドレスは一時的に蓄積されな
ければならなぃが、しかしそれらはより早く再び空にな
る。

パケットは、次のようにしてパケットメモリｌＯの読出
される。

出力カウンタ２４は、出力ラインＡのタイムスロットを
カウントする。したがって、それはクロック信号Ｔｌに
よってフレーム同期され、クロック信号Ｔ２によって各
パケットのために歩進される。出力カウンタ２４は、個
々の出力チャンネルと関連する割当てメモリ２３のＦＩ
ＦＯメモリを、識別しおよび選択する出力テーブル２５
をアドレスする。このＦＩＦＯメそりは、選択されたタ
イムスロットのための次のパケットを保有し、それから
読出されるパケットメモリ１０の位置のアドレスを含む
。

同じＩ’ｌＰＯメモリの数が２以上のタイムスロット用
の出力テーブル２５中に含まれる場合において、これは
これらのタイムスロットがそれにおよび同じ呼出しに割
当てられることを意味する。

他方、同じＦＩＦＯメモリの数は、２以上の異なったパ
ケットヘッダ用の入力テーブル２１中に含まれてもよい
、その場合は、同じタイムスロットは２以上の呼出しに
割当てられる。２以上の呼出しが同じ宛先を有し、小さ
い全容量を必要とする場合に、これは適切である。

入力テーブル２１および出力テーブル２５内の割当ては
、割当て回路２Ｇから作成される。後者は、入力データ
流に含まれた制御パケットを介してその制御命令を受け
る。

入力データ流は、有用な情報を常に含むとは限らない。

さらに、有効なより多いパスを具備するために、出力デ
ータ流は入力データ流よりも大きい容量を有することが
可能である。パケットメモリｌＯがもはやタイムスロッ
トのためのパケットを含まないときでさえも、空のパケ
ットは出力されなければならない。この空のパケットは
、分離したメモリまたは入力カウンタ２２によって到達
していないパケットメモリｌＯの位置に含まれることが
可能である。ＦＩＦＯメモリがタイムスロットに全く割
当てられないとき、またはそのカウンタがそれが空であ
ると表示するときでさえも、空のパケットは出力されな
ければならない。空のパケットの内容は、空のパケット
のようなパケットを識別するビットの位置に配線するの
で十分である配線か、または例えば電力付勢または予め
決定された時間間隔でパケットメモリｌＯの位置内に書
込まれるかであり得る。

バッファ３０は、後者が入力テーブル２１および入力カ
ウンタ２２によって適当に制御されるときパケットメモ
リ１０に現われるように、入力データ流を遅らす働きを
する。

【図面の簡単な説明】

図は、本発明にしたがった入力変換装置を示している。 ＩＯ・・・パケットメモリ、２１・・・入力テーブル、
２２・・・入力カウンタ、２３・・・割当てメモリ、２
４・・・出力カウンタ、２５・・・出力テーブル、２Ｇ
・・・割当て回路、３０・・・バッファ。 出願人代理人　弁理士　鈴江武彦

Claims (9)

【特許請求の範囲】
1. （１）異なった呼出しに属する等しい長さのパケットが
   任意の順序で到達する入力ラインを具備するパケットス
   イッチング交換装置において、所定の呼出し（バースト
   ）に属するパケットの蓄積が分離される入力データ流を
   形成するために入って来るパケットを再整理する入力変
   換装置を具備するパケットスイッチング交換装置。
2. （２）各入力変換装置が、タイムスロットおよび所定の
   呼出しに属するパケットが互いに関連する時間分割多重
   信号を形成するための入って来るパケットを再整理する
   請求項１記載のパケットスイッチング交換装置。
3. （３）変換された入力データ流を回路で切換えるための
   時間分割多重スイッチング装置を具備する請求項２記載
   のパケットスイッチング交換装置。
4. （４）メモリおよび制御装置を具備し、全部の入って来
   るパケットが制御装置の制御下のメモリにまずはじめに
   書込まれ、タイムスロットおよび所定の呼出しに属する
   パケットが互いに関連する時間分割多重信号を形成する
   ためにパケットがメモリから読出される請求項２記載の
   パケットスイッチング交換装置の入力ライン内へ挿入す
   るための入力変換装置。
5. （５）呼出しに割当てられたタイムスロットの数が、時
   間の所定の単位内でこの呼出しに現われるパケットの最
   大数に依存する請求項４記載の入力変換装置。
6. （６）呼出しに割当てられたタイムスロットの数が、時
   間の所定の単位内でこの呼出しに現われるパケットの平
   均数に依存する請求項４記載の入力変換装置。
7. （７）時間分割多重信号のフレーム長が、時間の所定の
   単位に対して整数比を有する請求項５記載の入力変換装
   置。
8. （８）時間分割多重信号のフレーム長が、時間の所定の
   単位に対して整数比を有する請求項６記載の入力変換装
   置。
9. （９）パケットスイッチング交換装置の同じ出力のため
   に前もって定めておく場合、およびタイムスロットの容
   量が十分である場合において、２以上の呼出しのパケッ
   トが１つのタイムスロットに割当てられる請求項４記載
   の入力変換装置。