JPH02202640A - pattern generator - Google Patents
pattern generatorInfo
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- JPH02202640A JPH02202640A JP1023021A JP2302189A JPH02202640A JP H02202640 A JPH02202640 A JP H02202640A JP 1023021 A JP1023021 A JP 1023021A JP 2302189 A JP2302189 A JP 2302189A JP H02202640 A JPH02202640 A JP H02202640A
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- 238000012360 testing method Methods 0.000 claims description 15
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＬＳＩ試験装゛置装びデジタル回路試験装置の
７１ンクシ１ンテストに用いる汎用パターン発生装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a general-purpose pattern generator used for 71-link test of LSI test equipment and digital circuit test equipment.
［従来の技Ｗｇ］
従来のＬＳＩ試験装置やデジタル回路試験装置における
パターン発生装置は第２図に示すようＫ）パターン発生
装置内の記憶装置であるメモリ回路２１に事前に記録さ
れた複数ビットからなるパターンを、ＩＯメモリに与え
られるメモリアドレス２３に従いメモリ出力パターン２
４として出力し、さらにバッファ回路２２を通して出力
パターン２５を順次出力するものが知られていた。[Conventional Technique Wg] As shown in Fig. 2, the pattern generator in the conventional LSI test equipment or digital circuit test equipment generates data from multiple bits recorded in advance in a memory circuit 21, which is a storage device in the pattern generator. memory output pattern 2 according to the memory address 23 given to the IO memory.
4, and further outputs an output pattern 25 sequentially through a buffer circuit 22.
［発明が解決しようとする課題］
しかし、前述の従来装置には、ＲＯＭやＲＡＭといった
ＬＳＩメモリやそれらメモリを含んだデジタル回路のフ
ァンクシフンテスト時のパターン発生、例えば全メモリ
データを各アドレスごトに順次読み書きする試験におけ
るように、多（のアドレスパターンの発生が必要となる
場合には、従来パターン発生装置の構成では必要とされ
る記憶容量が飛躍的に増大するため現実的でなく、メモ
リの７７／クシ百ンテストはできないという課題を有し
ていた。[Problems to be Solved by the Invention] However, the above-mentioned conventional device has problems in generating patterns during funk shift tests of LSI memories such as ROM and RAM, and digital circuits including these memories, for example, when all memory data is analyzed for each address. When it is necessary to generate a large number of address patterns, such as in a test where multiple address patterns are read and written sequentially, the configuration of the conventional pattern generator is not practical because the required storage capacity increases dramatically. The problem was that it was not possible to perform a 77/100 memory test.
そこで、本発明はこのような問題点を解決するもので、
メモリ試験を含め多種類のＬＳＩ及びデジタル回路の７
７ンクシｌンテスト時のノ（ターン発生を可能とするパ
ターン発生装置を与えることを目的とする。Therefore, the present invention aims to solve these problems.
7 of various types of LSI and digital circuits including memory testing
An object of the present invention is to provide a pattern generating device that can generate turns during a 7-inch line test.
［課題を解決するための手段］
本発明のパターン発生装置は、パターン発生装置におい
て、記憶装置からパターンを発生させる回路と、加減算
器からパターンを発生させる回路とを有し、両回路出力
パターンのいずれかを選択的に出力パターンとすること
が出来ることを特徴とする。[Means for Solving the Problems] A pattern generation device of the present invention includes a circuit for generating a pattern from a storage device and a circuit for generating a pattern from an adder/subtractor, and the pattern generation device includes a circuit for generating a pattern from a storage device and a circuit for generating a pattern from an adder/subtractor. The feature is that either one can be selectively used as the output pattern.
［作用］
本発明の上記の構成によれば、ＬＳＩメモリを含め多種
類のＬＳＩ及びデジタル回路のファンクシ：ｌ／テスト
時のパターン発生を、本パターン発生装置がすべて行な
うことができる。[Operation] According to the above-described configuration of the present invention, the present pattern generation device can perform all pattern generation during funxi:l/test of various types of LSIs and digital circuits including LSI memories.
［実施例］
第１図は本発明によるパターン発生装置であるパターン
発生装置内の記憶装置であるメモリ回路１１には事前に
複数ビットからなるパターンを記録し、メモリアドレス
１５によりメモリ出力パターン１７が出力される。加減
算回路１２は加減算や初期値設定といった加減算コント
ロールライン１６により制御され、アドレス出力パター
ン１８が出力される。[Embodiment] FIG. 1 shows a pattern generator according to the present invention, in which a pattern consisting of a plurality of bits is recorded in advance in a memory circuit 11 which is a storage device in the pattern generator, and a memory output pattern 17 is generated by a memory address 15. Output. The addition/subtraction circuit 12 is controlled by an addition/subtraction control line 16 for addition/subtraction and initial value setting, and an address output pattern 18 is output.
メモリ出力パターン１７とアドレス出力パターン１８は
選択回路１３に入力され、選択コントロールライン２１
により両パターンをピット単位またはブロック琳位で選
択的に選択出力パターン１９として出力している。The memory output pattern 17 and address output pattern 18 are input to the selection circuit 13, and the selection control line 21
Accordingly, both patterns are selectively outputted as a selective output pattern 19 in pit units or block units.
バッファ回路１４は選択出力パターン１９を入力とし、
外部へ出力パターン２０を出力する。The buffer circuit 14 receives the selected output pattern 19 as an input,
Output the output pattern 20 to the outside.
ＬＳＩメモリのファンクションテスト時には試験対象メ
モリの必要とするアドレスライン数に応じ、選択コント
ロールライン２１によりアドレス出力パターン１８を選
択出力パターン１９に出力する。During a function test of an LSI memory, the address output pattern 18 is outputted to the selection output pattern 19 by the selection control line 21 according to the number of address lines required by the memory to be tested.
また−加減算コンにロールライン１６と選択コントロー
ルライン２１は、装置全体を制御するメインＯＰＵによ
るコントロールとメモリ回路１１の出力によるコントロ
ールが考えられ、後者の場合より迅速なコントロールが
できる。Furthermore, the roll line 16 and the selection control line 21 for the addition/subtraction control can be controlled by the main OPU that controls the entire device or by the output of the memory circuit 11, and in the latter case, faster control is possible.
以上述べたように本発明によれば、記憶装置からパター
ンを発生させる回路と、加減算器からパターンを発生さ
せる回路とを有し、両回路出力パターンのいずれかを選
択的に出力パターンとすることが出来ることにより、Ｌ
ＳＩメモリを含め多種類のＬＳＩのファンクションテス
ト時のパターン発生を、本パターン発生装置の容量を増
やすことなくすべて行なうことができるという効果を有
する。As described above, the present invention includes a circuit that generates a pattern from a storage device and a circuit that generates a pattern from an adder/subtractor, and selectively selects one of the output patterns of both circuits as an output pattern. By being able to
The present invention has the effect that patterns can be generated during function tests of various types of LSIs including SI memories without increasing the capacity of the pattern generation device.
第１図は本発明によるパターン発生装置図、第２図は従
来のパターン発生装置図。
１１．２１・・・・・・メモリ回路
１２ ・・・・・・加減算回路
１５ ・・・・・・選択回路
１４．２２・・・・・・バッファ回路
１５．２５・・・・・・メモリアドレス１６ ・・
・・・・加減算コントロールライン［７，２４・・・・
・・メモリ出力パターン１８ ・・・・・・アドレ
ス出力パターン１９ ・・・・・・選択出力パター
ン２０．２５・・・・・・出力パターン
２１ ・・・・・・選択コントロールライン以上FIG. 1 is a diagram of a pattern generator according to the present invention, and FIG. 2 is a diagram of a conventional pattern generator. 11.21...Memory circuit 12...Addition/subtraction circuit 15...Selection circuit 14.22...Buffer circuit 15.25...Memory Address 16...
...Addition/subtraction control line [7, 24...
...Memory output pattern 18 ...Address output pattern 19 ...Selection output pattern 20.25 ...Output pattern 21 ...Selection control line or higher
Claims (1)
れるパターン発生装置において、記憶装置からパターン
を発生させる回路と、加減算器からパターンを発生させ
る回路とを有し、両回路からの出力パターンのいずれか
を選択的に出力パターンとすることが出来ることを特徴
とするパターン発生装置。(1) A pattern generation device used for a function test of a memory test device has a circuit that generates a pattern from a storage device and a circuit that generates a pattern from an adder/subtractor, and outputs either one of the output patterns from both circuits. A pattern generator characterized in that it can selectively output patterns.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023021A JPH02202640A (en) | 1989-02-01 | 1989-02-01 | pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023021A JPH02202640A (en) | 1989-02-01 | 1989-02-01 | pattern generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202640A true JPH02202640A (en) | 1990-08-10 |
Family
ID=12098833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023021A Pending JPH02202640A (en) | 1989-02-01 | 1989-02-01 | pattern generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202640A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052249U (en) * | 1991-06-21 | 1993-01-14 | 株式会社アドバンテスト | Test pattern generator for logic semiconductor test equipment |
| WO1998012705A1 (en) * | 1996-09-17 | 1998-03-26 | Oki Electric Industry Co., Ltd. | Memory test circuit |
| JP2004111029A (en) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and memory test method |
-
1989
- 1989-02-01 JP JP1023021A patent/JPH02202640A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052249U (en) * | 1991-06-21 | 1993-01-14 | 株式会社アドバンテスト | Test pattern generator for logic semiconductor test equipment |
| WO1998012705A1 (en) * | 1996-09-17 | 1998-03-26 | Oki Electric Industry Co., Ltd. | Memory test circuit |
| US6108803A (en) * | 1996-09-17 | 2000-08-22 | Oki Electric Industry Co., Ltd. | Memory cell circuit for executing specific tests on memory cells that have been designated by address data |
| JP2004111029A (en) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and memory test method |
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