JPH02205007A - 半導体基板とその製造方法、並びに半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板とその製造方法、並びに該半導体基
板を用いた半導体装置に係り、特に半導体装置が構成さ
れる半導体基板厚を下地の半導体基板面から均一厚さに
制御するのに好適な貼合せ型半導体基板とその製造方法
、並びに半導体装置に関する。

〔従来の技術〕

二枚の半導体基板を接着剤を使うことなく貼合せ、貼合
せた一方の基板を所定厚さまで研磨する半導体基板の製
造方法が例えば特開昭６２−１２００４５　。

同６２−８１１２号に記載されている。この従来法にお
いては、半導体基板を研磨材による機械研磨により薄く
し、貼合せ基板全体の厚さを測定しながら所望厚さに制
御する方式がとられていた。

第２図は上述の如き従来法による研磨後の貼合せ半導体
基板を示した図である。

すなわち、絶縁膜３１が形成された半導体基板１１を支
持基板１０１に貼合せた後、半導体基板１１の裏面から
機械研磨し、所望厚さまで薄化する。

また、上記従来手法において、半導体基板内に不純物濃
度分布をもたせ、所定濃度以上の基板領域を選択的にエ
ツチング除去する手法も知られている。この方法は、概
略の基板厚さまでは機械研磨により薄くした後、高濃度
不純物基板に外方拡散を施した低濃度表面領域までを濃
度差依存エツチングにより除去するものである。

〔発明が解決しようとする課題〕

上記従来技術は半導体基板の薄化において、機械研磨技
術に基づく不均一性を解消できない問題があった。第２
図は上記従来技術を極端に強調して示しであるが、貼合
せベース基板１０１も機械研磨技術に基づき±１５μｍ
程度の厚さ分布を有している。貼合せ基板１１の機械研
磨による薄化においても同様の厚さ分布が生ずるが、上
記の分布は研磨装置や研磨条件により異なるためその基
板内分布は貼合せベース基板１０１の厚さ分布と異なる
。したがって、薄化後の貼合せ基板１１は貼合せ面から
の絶対厚さで極めて不均一となる問題があった。

貼合せ基板１１として例えば高不純物濃度Ｎ型基板に高
温熱処理を施すことにより外方拡散により表面側に低濃
度領域に設けた基板を用いる方式も考えられる。すなわ
ち、貼合せベース基板１０１と上記領域を有する貼合せ
基板１１を貼合せた後、貼合せ基板１１を設定値よりや
や厚く機械研磨で薄くする。しかる後、高不純物濃度領
域が選択的にエツチングされる溶液により前記、外方拡
散領域を除いて貼合せ基板１１を選択的に除去する。

この場合、上記外方拡散層は貼合せ基板１１の表面から
一定厚さに形成されるので１選択エツチングにより残置
される厚さは貼合せベース基板１０１の厚さ分布とは独
立に貼合せ面から一定の厚さの貼合せ基板１１が得られ
る。

しかしながら外方拡散を用いる上記手法においては一定
厚を有する貼合せ基板ｕ内□の不純物濃度が高濃度で、
かつ濃度勾配を有する構成しか得られないという欠点が
新たに生ずる。

外方拡散による上記欠点を解消するためには高不純物濃
度基板に低不純物濃度層をエピタキシャル成長させた基
板を貼合せ基板１１として用いればよい。この場合、貼
合せ面から一定厚で、かつ一定濃度でかつ低不純物濃度
の半導体基板を絶縁膜３１上に形成することができる。

しかしながら、この手法においては大量処理に不向きな
エピタキシャル基板を用いねばならず、非常に高価で実
用的でないという欠点を回避できない。

本発明の目的は上述した従来法の欠点を解消し、貼合せ
面から所望の均一厚さで、かつ均一所望濃度の貼合せ半
導体基板を廉価□に提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明・においては、貼合せ
るべき半導体基板主表面から所望深さにイオン注入法等
により特定不純物を注入し貼合せ基板とし、上記貼合せ
基板を貼合せベース基板と貼合せた後、貼合せ基板裏面
より機械研磨でイオン注入領域手前まで概略□研□磨ｔ
・□、しかる後、イオン注入領域のエツチング速度が選
択的に遅いエツチング液により概略研磨□部をエツチン
グし、イオン注入領域を露出させてからイオン注入領域
、さらにはイオン注入に起因する結晶欠陥発゛生゛領域
も含め、ドライエツチング法等により均一厚さで除去す
る。上記手法に従えば最終的に形成される貼合せ基板厚
はイオン注入条件とその後のドライエツチングのエツチ
ング精度で決定され、貼合せ面から一定厚さで、かつ不
純物濃度も所望の分布の貼合せ基板を廉価で得ることが
できる。

〔作用〕

上述の手段において、選択的にエツチングを阻止すべき
イオン注入領域の形成としては１Ｑ１９〜１０２°■−
８以上の不純物濃度を有するボロン、酸素、窒素、又は
炭素をイオン注入ソースに用いる。

エツチング液としてはＫＯＨ（水酸化カリウム）。

Ｎ　ｘ　Ｈ番（ヒドラジン）ＮＨｘ　（ＣＨｇ）ｚＮＨ
ｚ　（エチレンジアミン）、又はＮＨＯｓ　　（硝酸）
とＨＦ（弗化水素）の混液などをイオン注入種に応じて
用いればイオン注入領域でエツチングを選択的に阻止で
きる。

貼合せ面から所望の均一厚さの貼合せ基板を実現するた
めにはイオン注入の加速エネルギを制御すればよい。イ
オン注入法においては不純物を基板内の所望深さ領域に
のみ埋込む構成が可能であす、注入イオンの通過部に無
欠陥領域を構成することが可能である。したがって所望
の不純物濃度で一定の厚さを有する薄い無欠陥単結晶半
導体基板を絶縁膜等所望材料面を有するベース基板と貼
合せの関係で構成することができる。

半導体装置の素子寸法なみ、すなわち２〜３μｍ以下の
厚さで均一性が保証された無欠陥単結晶基板が絶縁膜面
上に貼合せできれば、上記薄い単結晶基板内に構成され
る半導体装置は該絶縁膜を素子構成因子の一部として活
用できる。したがって素子間完全分離や寄生容量低減、
さらには耐α線ソフトエラ一対策など所望用途に応じて
薄い単結晶基板厚を設定する様、イオン注入加速エネル
ギを設定すればよい。例えばイオン注入種としてボロン
を用いる場合、加速エネルギがＩ　Ｍ　ｅ　Ｖ　。

２　Ｍ　ｅ　Ｖで注入ボロン濃度のピークは表面より各
各１．５μｍ、３μｍ程度に達し、注入不純物の活性化
熱処理によっても残置する二次欠陥領域は表面より各々
１μｍ、２μｍより深い領域である。

したがって、所望用途に応じた薄い単結晶基板厚は上記
の二次欠陥領域を除去した段階での厚さになるごとくイ
オン注入加速エネルギを設定しておけばよい。

〔実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。

また、説明を簡明にするため、各部の材質、半導体基板
の導電型、結晶方位、および製造条件を規定して述べる
が、材質、半導体基板の導電型、結晶方位、および製造
条件は、これに限定されるものでないことは言うまでも
ない。

実施例１ 第１図および第３図乃至第５図は本発明による半導体基
板の第１の実施例を製造工程順に示した断面図である。

まず第３図に示すようにＮ導電型、抵抗率１０Ω”０１
１１．主表面が（１００）のＳｉ単結晶基板１に加速エ
ネルギ２　Ｍ　ｅ　Ｖの条件でボロン（Ｂ）のイオン注
入を、最大不純物濃度がＩ　Ｘ　１０　”ｃｍ−’以上
になる条件で実施し、その後９００℃、１５分の活性化
熱処理によりＳｉ基板主表面から約３μｍの深さにＰ十
導電層２を埋込むごとく構成した。

第３図において、Ｓｉ基板１としては通常機械的・化学
的研磨により主表面を平坦化し、４インチ直径の場合、
約５００μｍ厚に仕上げられた基板を用いるが、Ｓｉ基
板１全体で機械研磨に基づく厚さ分布が±１０μｍ程度
存在する。

図はその厚さ分布を極端に示したものである。

尚、本発明に用いるＳｉ基板の主表面においては微細領
域における平坦性を確保することが必須であり、１μＭ
内の平均粗さが３ｎｍ以下であることが望ましい（第３
図）。

第３図の製造工程により貼合せて研磨すべきＳｉ基板１
が準備される。次にＳｉ基板１と同仕様の貼合せベース
基板となるべきＳｉ基板１００を別途用意する。Ｓｉ基
板１００にはその主表面に熱酸化法による厚さ５００ｎ
ｍのシリコン酸化膜３を形成し、ただちに第３図の状態
にあるＳｉ基板１と主表面どおしを全面密着させること
により貼合せた。上記貼合せにおいて貼合せ面の清浄性
、特にゴミの付着防止には注意をはらう必要がある。Ｓ
ｉ基板１及び１００の貼合せの後１０００℃１時間の条
件で接着強度を増すための熱処理を施した（第４図）。

第４図の状態より、Ｓｉ基板１の裏面側に機械研磨を施
し、Ｓｉ基板１厚さで２０±１０μｍ程度にまで薄くす
る。上記の機械研磨工程では研磨歪を生じさせないため
に＃３００の粗い研磨材を用いる研磨から５ｓｏｏｏの
研磨材による研磨まで順次、研磨材の粗さを減少させ段
階的に研磨した。ざらにＮＨ２（ＣｚＨｔ）ＮＨｚ水溶
液を用いる研磨を施してから鏡面に仕上げ、貼合せ基板
の主表面とした。次に１００℃に加熱したＮｚＨａ（ヒ
ドラジン）によりＳｉ基板１の露出面をエツチングした
。このときのＳｉ基板１のエツチング速度は約２μｍ／
分であるが、Ｐ中領域２が露出された段階では約２０ｎ
ｍ／分とＳｉ基板１の約１／１００のエツチング速度と
なった。エツチングは６分間行ったがこの工程によりＰ
中領域２が完全に露出され、そのＳｉ基板厚さ分布も±
１１００ｎ以下と研磨のみにもとづく面粗さの１／１０
０以下の粗さとなった（第５図）。

第５図の状態よりＰ′十領領域２及び二次欠陥発生領域
を含め、貼合せ基板を主表面から１μｍの深さまでＳＦ
ｅガスを用いたマイクロ液ドライエツチングを施し、２
μｍ厚の貼合せ基ｉ１６を残置した（第１図）。

第１図の状態よりドライエツチングに起因する表面汚染
を除くため、公知の清浄化処理を施□して本実施例に基
づく半導体基板を得た。

本実施例に基づく半導体基板において、半導体装置を・
構成すべき上表ｍｌは基板裏面形状と独立で、Ｐ中温電
層２を導入した貼合′垂面の凸□凹で規定される。した
がって主表面から一定深さ領域にシリ：コン酸化膜３が
構成された構造を得ることができた。さらに半導体装置
を構成する貼合せ基板１□０には、最終的にＰ中温電層
２は残置され゛ておらず、本実施例に基づく製造工程を
経る以前のＳｉ基板１と同一の不純物分布が保存された
。

本実施例の半導体基板において、シリコン酸化膜３上の
薄い貼合せ基板１０の厚さは、Ｐ中温電層２の形成にお
ける注入加速エネルギの設定、またはＰ中温電層２の除
去に関するエツチング量の設定により決定される。ちな
みに、上記エツチング量を設定することにより、１μｍ
、及び０．５μｍ厚の・薄い貼合せ基板１０を製造した
が、その貼合せ基板１０の厚さのばらつきは士（１０１
μｍ以下であった。従来法である機械研磨法における厚
きばらつきは実験室的に細心の注意を払った場合でも±
１μｍが限界であり、本実施例に基づけば上記限界をさ
らに１／１００以上改善した効果を有する。

実施例２ 上記実施例１において、貼合せベース基板１００として
抵抗率１０−８Ω・−以下のＮ中温電型（１００）Ｓｉ
、単結晶基板を用い、シリコン酸化膜３の形成は省略し
た。後に薄化し半導体装置を設置予定の貼合せ基板１０
としては、Ｐ導電型、抵抗率１０Ω・Ｇ、（１００）Ｓ
ｉ単結晶基板を用いた。貼合せ基板１に前記実施例１に
従って高エネルギイオン注入を施した。本実施例におい
ては注入イオン種としてＢのかわりに酸素（０）のイオ
νを用い、貼合せ基板１表面より１μｍ深さに最大不純
物濃度が設定される様に加速エネルギを設定した。

また、イオンの注入最大濃度はいずれも５Ｘ１０”ｉ’
■−８以上になるように設定した。上記イオン注入を施
した各々の貼合せ基板１をそれぞれの貼合せベース基板
１００と密着、貼合せてから前記実施例１と同様の熱処
理による接着強化処理を施した。

続いてＳＦｅを主ガスとするドライエツチングにより貼
合せ基板１の裏面側からエツチングを進行させ、上記イ
オン注入層２を露出させた。どこで、上記エツチングは
ＳＦｓを主ガスとするものである必要はなく、イオン注
入層２でエツチングが選択的に低減するガス成分による
ものであればよく、ウェットエツチング法に基づいても
よい。また機械研磨法との併用であってもよい。

イオン注入層２の露出の後、イオン注入層２において選
択的にエツチング速度の大・きいガス種、例えばＣＨＦ
５−によるドライエツチングを施してイオン注入層２を
除去した。しかる後、前記実施例１に従い、二次欠陥発
生領域をエツチングし、所望厚さの貼合せ基板１０を作
製した。その後、ドライエツチングに基づく表面汚染を
除く公知の清浄化処理を施して本実施例の半導体基板を
得た。

本実施例に基づく半導体基板は前記実施例１と同様に半
導体装置を構成すべき半導体主表面が貼合せ面の凸凹で
規定され、貼合せ面から均一厚さで半導体薄層基板１０
がドライエツチングの手法により実現される。本実施例
により前記実施例１の場合と同様、貼合せ基板の薄化制
御性は従来法に比較して１／１０以上改善する効果を有
している。本実施例においては説明の都合上、イオン注
入に酸素イオンを用いた例について記載したが、上記イ
オンにＧ、Ｎ、あるいはＧａに代え、本実施例と同様に
作成した半導体基板も、前記実施例と同等の特性を得る
ことができた。したがって前記イオン注入は、Ｏ，Ｃ，
Ｎ、Ｇａ等のイオン種に基づいてもよい。

実施例３ 前記実施例１において、貼合せ基板１の貼合せるべき主
表面側より１５０ＫｅＶ、ｌＸ１Ｏ工６ａｎ−”なる加
速エネルギ及び注入量の条件でＡｓイオン注入を施し、
その活性化熱処理を９５０℃で３０分間行った。貼合せ
ベース基板１００主未面には１μｍ厚の熱酸化膜３を形
成した後、前記実施例１に従って貼合せ、及び貼合せ基
板１の薄化工程を施し１．０　　ｐｍ厚の貼合せ基板１
０を有する半導体基板を製造した。

上記製造工程により得られた半導体基板の貼合せ基板１
０は第６図の如く、主表面より０．５μｍまでは１０”
ｍ−’のＰ−型不純物濃度領域であり、その下部は１０
２０個−８以上の不純物濃度を有するＮ十拡散層領域４
が形成されていた。

貼合せ基板１０の表面より熱酸化膜３に到達するごとく
所望回路構成に従って貼合せ基板１０の所望箇所を選択
的に開溝した。次に開溝部の側壁を選択的に熱酸化し、
空隙部には多結晶シリコン膜を堆積、及び選択残置させ
てから上記多結晶シリコン膜上部にも熱酸化を施すこと
により素子間分離領域を形成した。尚、開溝部を絶縁膜
だけで埋めることにより素子間分離領域５としてもよい
。

しかる後、公知の半導体装置製造技術によりＰ型ベース
領域６、Ｐ÷型ダグラフトベース領域図示してない）、
Ｎ÷エミッタ領域７、Ｎ十型コレクタ引出し領域８、お
よびベース、エミッタ、コレクタの各電極９，１１．１
２等を形成し、ｎｐｎ型バイポーラトランジスタを製造
した。

本実施例に基づき製造した半導体装置においては厚いシ
リコン酸化膜３およびシリコン酸化膜３に達する縦溝型
素子間分離領域５でトランジスタが外部より完全に絶縁
分離されている。さらにトランジスタのＮ十埋込みコレ
クタ領域も貼合せ工程前に施した高濃度Ａｓ打込み層で
構成されている。

上記のような構成からなる本実施例に基づく半導体装置
は、従来のトランジスタにおける重大な問題、すなわち
α線照射による半導体基板深部からの電荷わき出しに基
づくソフトエラーの問題を完全に解消することができた
。さらに、コレクタ寄生容量も厚いシリコン酸化膜の働
きにより従来の１／１０以下に低減でき、かつコレクタ
抵抗も従来の１７３以下に低減できた。

上記コレクタ抵抗の低減効果は、本実施例の半導体装置
が従来トランジスタで必須であったＮ＋埋込みコレクタ
層４上のエピタキシャル層を必要としないことによる。

すなわち、従来トランジスタにおいてはエピタキシャル
工程中の下地Ｎ十埋込み層４からの不純物再分布を極力
抑制する意味でｓｂが用いられてきたが本実□施例によ
れば上記Ｎ十不純物としてさらに低抵抗化が可能なＡｓ
を用いることができる利点を有している。しかもエピタ
キシャル層程に基づく高温熱処理工程を経る必要がない
ため、より急峻なＮ十不純物分布も実現できる。

以上の利点により従来トランジスタと比較して同一占有
面積で動作速度を格段と向上することができた。また、
本実施例においては貼合せ基板に構成する半導体装置と
してｎｐｎバイポーラトランジスタの例につき記載した
が、上記はｐｎｐ型トランジスタの場合さらにはＭＯ８
型トランジスタにおいても同様な特長が得られ、る。ま
た抵抗素子であっても寄生容量低減の効果が大でありこ
の様な素子に適用できる。

〔発明の効果〕

本発明によれば半導体装置を構成すべき１〜２μｍ以下
の薄い半導体単結晶基板を、貼合せベース基板表面の凸
凹に対応させて均一な厚さで製造することができる。上
記の均一性は従来手法に基づくものに比較して厚さ分布
が１／１００以下に向上できた。上記により貼合せ面に
構成できる絶縁膜等を半導体装置の一部品として利用可
能となり、低寄生容量化、耐ソフトエラ特性、動作速度
の向上環の効果が得られた。

【図面の簡単な説明】

第１図、及び第３図乃至第５図は本発明の第１及び第２
の実施例を製造工程順に示した断面図、第２図は従来の
半導体基板を示した断面図、第６図は本発明の実施例に
よる半導体装置を示した断面図である。 一〇＋ −四勺９ミｍ９ミ 葉 す 司

Claims (1)

1. 【特許請求の範囲】 １、有限の曲率半径、又は厚さ分布を有する第１の半導
   体基板と、均一な基板不純物濃度分布を有する第２の半
   導体基板の貼合せで構成された半導体基板において、該
   第２の半導体基板は該第１の半導体基板に較べて十分に
   薄く、かつその主表面の形状は貼合せ面の形状で規定さ
   れる形状分布を有することを特徴とする半導体基板。 ２、特許請求の範囲第１項記載の半導体基板の第１、及
   び第２の半導体基板は絶縁膜を介して貼合されており、
   該第２の半導体基板に能動素子、あるいは受動素子を設
   けたことを特徴とする半導体装置。 ３、第１、及び第２の半導体基板表面に絶縁膜を形成す
   る工程、該第２の半導体基板の主表面より所望の深さで
   最大濃度となるごとく所望の不純物を所望量だけイオン
   注入する工程、第１、及び第２の半導体基板を主表面で
   貼合せ、加熱する工程、少なくとも機械研磨法を含む手
   法により該第２の半導体基板裏面より該イオン注入領域
   近傍まで該第２の半導体基板を薄くする工程、半導体基
   板のエッチング速度に較べ、該イオン注入領域のエッチ
   ング速度が十分に遅いエッチングにより該イオン注入領
   域を露出させる工程、該イオン注入領域、及び結晶欠陥
   領域を除去し、主表面を形成することよりなる半導体基
   板の製造方法。 ４、特許請求の範囲第３項記載の半導体基板の製造方法
   において、イオン注入する不純物は酸素、窒素、炭素、
   硼素、ガリウムのいずれか、又はその組合せであること
   を特徴とする半導体基板の製造方法。