JPH02205921A - シフト／循環回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理の分野、より詳細に言えば、夫々の
シフト・レベルが複数個の制御信号によって制御される
複数個のデータ入力スイッチを含んでいる２つのシフト
・レベルで構成されるフロー・スルー・タイプのシフト
／循環装置に関する。

Ｂ、従来の技術 データ処理技術において、複数ビットのバイナリ・デー
タをシフトし、または循環する手段を有するデータ処理
システムがあることは良く知られている。データのシフ
ト動作は、通常、乗算、または除算のような算術演算を
行う時に必要であり、他方、データの循環は、通常、デ
ータ・フィールドの抜取り、または挿入のようなデータ
・フィールドの加工に使用される。

従来のシフト／循環装置は、通常、２つのタイプがあり
、一方のタイプは、処理ユニットの１つの処理期間内で
シフト動作、または循環動作を遂行させるフロー・スル
ー・タイプのものであり、他方のタイプは、シフト動作
、または循環動作を完了するのに必要なデータ処理装置
の処理期間の数が、シフトされるか、または循環される
位置の数に依存するようなシフト・レジスタ・タイプの
ものである。−船釣に言えば、データ処理システムにお
いては、高い動作速度が要求される。従って、高性能の
データ処理装置においては、より短い実行時間を持って
いるフロー・スルー・タイプのシフト／循環装置の方が
、シフト・レジスタ・タイプの装置よりも好ましい。

非常に複軸な従来のフロー・スルー・タイプのシフト／
循環回路を設計する際に、使用される集積回路技術で必
要とするチップの領域の大きさが、その実用化を制限す
る主な因子であると考えられていたので、フロー・スル
ー・タイプのシフト／循環装置は、従来、１つの集積回
路チップ上に接続されるデータ処理装置、即ちマイクロ
・プロセッサ、またはマイクロ・コンピュータに使用さ
れることは無かった。従って、チップの面積に基づくこ
の制限が、単純なシフト・レジスタ・タイプのシフト／
循環回路の使用の試みを妨げていた。

更に、マイクロプロセッサ及びマイクロコンピュータは
、従来、低い性能のアプリケーション用として主に設計
されていた。従って、シフト・レジスタ・タイプのシフ
ト／循環回路の実行時間は、そのような低いアプリケー
ションのためには充分満足するものであった。

大規模集積回路（ＶＬＳＩ）として知られている分野の
最近の集積回路技術の進歩によって、従来よりも遥かに
多数の素子と、より高い性能とを持つマイクロプロセッ
サ、またはマイクロコンピュータを設計することが出来
るようになった。従って、そのようなチップ中のフロー
・スルー・タイプのシフト／循環回路の使用が望まれて
おり、且つ実現可能である。然しながら、シフト／循環
回路によって占められるチップの部分は、シフト／＠環
回路が、マイクロプロセッサ、またはマイクロコンピュ
ータのコストに対して、依然として大きなウェイトを持
っている。このような観点から、従来のフロー・スルー
・タイプのシフト／＠環回路は、それを実現する際に比
較的大きなチップ領域を必要とする点で満足ではない、
従って、フロー・スルー・タイプのシフト／循環回路を
設計する際に、チップに占める面積が小さいフロー・ス
ルー・タイプのシフト／＠環回路の出現が望まれる。

従来の成る種のフロー・スルー・タイプのシフ）／ＩＩ
環回熱回路単一方向のシフト／循環装置だけを使用して
双方向（即ち、右方向及び左方向）のシフト、または循
環を行っている。単一方向のシフト／循環装置によって
与えられる反対方向のシフト動作、または循環動作は、
シフト／循環回路を通過する前のデータを最初に反射（
ビットの順序を反転すること）し、そして、シフト／循
環回路を通過した後に再度データを反射することによっ
て行われている。従って、このような従来の回路は、デ
ータの反射を行うための付加的な回路を必要とする。成
る従来の回路は、単一方向のシフト／循環回路からのデ
ータを受け取るために接続された単一のデータ反射回路
を使用し、そして、シフト／循環装置及び反射回路の両
方を２度通過させることによる単一方向のシフト／循環
装置によって、与えられる方向とは逆方向にシフト動作
、または循環動作を行う、チップの面積の観点がらすれ
ば、単一方向性シフト／循環回路を使用することは、双
方向性のシフト／循環回路よりもチップの使用面積が小
さいから利益がある。然しながら、従来の回路の場合、
単一方向性シフト／循環装置を使用することで得たチッ
プの余剰面積は、データの反射回路の付加によって使用
されるチップの面積を相殺することは出来ない。更に、
従来の回路がデータの二重通路を必要とするから、シフ
ト動作、または循環動作のための実行時間も増加される
。

他の従来のフロー・スルー・タイプのシフト／循環回路
において、双方向性の循環回路は、双方向性のシフト／
循環回路を与えるために、ベクトル・マスク・ゼネレー
タ及び専用のゲート回路網とが組み合わせられる。循環
動作に対して、マスク・ゼネレータは使用しない、然し
ながら、シフト動作に対しては、マスク・ゼネレータの
出力は、循環的にシフトされるデータのビットをマスク
するために、ゲート回路網を制御する。この後者の回ｗ
！構成は、その回路が算術演算動作と、論理シフト動作
との両方を与えることが出来る点で利益がある。然しな
がら、マスク・ゼネレータは、比較的小さなチップ領域
で実現することが出来るのに反して、従来の双方向性の
循環回路は、実現するためには、比較的大きなチップ領
域を必要とする。従って、マスク・ゼネレータと組み合
わせて使用され、そして小さなチップ領域しか占領しな
い双方向性の循環回路が望まれている。特に、データの
双方向性の循環を与えるが、データの反射回路や、デー
タの複数の通路回路を必要としないフロー・スルー・タ
イプの回路を持つことが望まれている。

デコード動作、シフト動作、循環動作に向けられた幾つ
かの米国特許があるが、それらは、成る種の利点と、欠
点とを持っている。

米国特許第４２８１４０１号は、一方のシフトレジスタ
の半分と、他方のシフトレジスタの半分とを同時にデコ
ードすることによって、速度を著しく向上したシフトレ
ジスタを開示している。また、この特許は、転送ゲート
と、０ＭＯ５技術との使用も開示している。

米国特許第４５７１５１０号は、動作を向上させ、且つ
チップ領域を減少させるために、デコーダ中に転送ゲー
トを使用することを開示している。

米国特許第４４３８４２７号は、複数ビットのディジタ
ル信号をデコードする方法を開示している。この回路は
ＬＳＩ及び０ＭＯ５技術を適用することが出来る。

米国特許第４４２９３７４号は、メモリ・アレイをアク
セスするために、部分的に符合化し、且つデコードする
方法を開示している。

米国特許第４２４７９２ｉ号はチップ上のデコーダの半
分を減勢する方法及び装置を開示している。

この技術の利点は、チップの寸法を小さくし、且つ回路
の安定性を増加させることが出来ることである。

米国特許第４２４２７５２号は、部分的なコーディング
及びデコーディングによって、循環的チエツク・コード
を発生するための方法及び装置を開示している。

米国特許第４３９６９９４号は、３２ビツト・ワードを
シフト／＠環するための少なくとも５つの垂直段で構成
されたフロー・スルー・タイプのシフト及び循環装置が
開示されている。この段は、少なくとも一部が垂直段の
数によって決められる動作速度を生ずるシフト循環動作
を行う２回路スイッチを含んでいる。

Ｃ３発明が解決しようとする問題点 本発明に従った部分的デコード・シフト／循環装置は、
シフト・レベルの数を減少することによって、動作速度
を増加させる６部分的デコードを行った結果として、た
った２つのシフト・レベルしか使用せず、Ｓを２より大
きな数として、２通路のスイッチではなく、８通路のス
イッチが使用される。

本発明の目的は、新規なシフト／循環装置を提供するこ
とにある。

本発明の他の目的は、シフト／＠環装置を制御するため
に、部分的デコードを使用した新規なシフト／循環装置
を提供することにある。

本発明の他の目的は、Ｓを２よりも大きな数として、各
シフト・レベルが８通路スイッチを含む２レベルのシフ
ト／＠環装置を提供することにある。

Ｄ９問題点を解決するための手段 本発明の部分デコードのシフト装置は、所定のシフトの
値のＮビットのバイナリ・ワードをシフトし、または循
環するために、８個の通路を持つスイッチの２つのレベ
ルに分割される。但し、この場合、Ｓは２よりも大きな
整数とする。第１のレベルは、第１の制御信号の制御の
下でＮ個のビットをシフト、または循環させ、そして、
第１のレベルは、第２の制御信号の制御の下で第１のレ
ベルからのビットをシフトし、または循環する。

Ｅ、実施例 ＶＬＳＩ及びＭＯＳデバイスのための部分的デコード・
シフト／循環装置の実施例を以下に説明する。この部分
的デコード動作は、この回路の動作速度の増加を利用し
ている。

シフト動作は、シフト距離（ｓｄ）によって与えられる
一群の出力位置に対して入力ワードをマツプすることで
あり、これは、入力（１−ｓｄ）が負でなければ、出力
（Ｉ）＝入力（１−ｓｄ）によって与えられ、そして、
入力（１−ｓｄ）が負であれば、出力（１）＝Ｏによっ
て与えられる。

他方、循環動作は、入力ワードを、ビット数によって出
力位置ＭＯＤにマツプすることであり、Ｎビット・ワー
ドに対して、出力（１）＝入力（１−ｓｄ　　ＭＯＤ　
　Ｎ）である、シフト距離の到着からの遅延は、臨界的
な通路であると言うのが１つの前提であるけれども、併
し、入力ワードから出力ワードまでの遅延を同様に測っ
た時、本発明の装置は遅延が小さい、シフト動作は、該
当するビット位置への入力データのファンアウトと、該
当するデータの選択とによって達成される。

シフト距離はバイナリ型式で与えられ、且つこのシフト
距離の交番するコード化において発生されるすべての遅
延は、回路全体の遅延に算入されるものと仮定する０部
分的デコードの方法は、シフトのための領域及び遅延の
両方を減少した簡単なスイッチ回路の使用を可能とする
。加えて、本発明の回路技術は、転送デバイスと同じよ
うなチップ領域、回路密度及び動作速度を持ち、そして
ＭＯＳと同様なテスト性を持っている。

部分的デコードを使用する際に、シフト装置は、２つ（
または、それ以上）のシフト段を使用する。

Ｓｎは、デコーダによりそのシフト段に対して選択され
たシフトの値とし、Ｂｎは、シフト段の物理的な構造中
に作られたシフトの「基本」値とすれば、各段ｎは、Ｓ
　ｎＸＢｎにより与えられたビット位置の数によって、
その段に与えられたデータをシフトすることが出来る。

Ｓｎはシフト・レインジの値（それぞれ最大値最小値を
含むＬｎからＨｎまでの値）に制限される。従って、２
つのシフト段に対して、与えられた合計のシフトの値は
、（ＳＩＸＢＩ　）＋（５２ＸＢ２）である。シフト装
置は、シフトの基本値ＢＯの、可能性ある整数の乗数ｐ
を含むシフト距離を与えることが、通常、要求される。

これは、ｐ（−船釣に言えば、ｐＸＢＱは０乃至ｗ−ｉ
である。但しＷは、シフトされるデータの幅とする。）
の制限レインジ以上である。このようなシフト装置は、
「完全（ｃｏｍｐｌｅｔｅ　）　Ｊシフト装置と呼ばれ
る。また、シフト装置は、若し、シフト距離が一組のシ
フト値（Ｓｌ、Ｓ２（、、、））に対して幾つかの別個
の値で得ることが出来るならば、「冗長」シフト装置と
呼ばれる。シフト距＃２°＝Ｗに対して、ＢＯ＝１のシ
フトは、各段ｌが各段毎に２つの制御（ｗ−１）　　　
・ ラインで（０，，１）Ｘ２　　　個のソフトを行う直列
のＷ個の段を用いて達成することが出来る。

同じシフト距離に対して、ＢＯ＝１のシフトは、各段１
が各段毎に４つの制御ラインで（０，，３）×２　（ｗ
−２ｉ）個のシフトを行うＷ／２の段を用いて達成する
ことが出来る。また、ＢＯ＝１のシフトは、Ｗ個の制御
ラインを必要とする１段のシフト（０，、（Ｗ−１’）
）動作によって得ることが出来る。制御ライン及びデー
タ・ラインを最も少なくするために、各段において使用
されるシフトの基礎の値が選ばれねばならない、シフト
装置において（Ｗ段のシフト装置において）が、または
、部分的デコー・においてかの何れかでシフト動作が行
われるから、単位的（１ビット位置当り１シ一フト位置
）に対応する遅延が存在しなければならないが、然し、
本発明の装置においては、信号が部分的に処理された後
、ファンアウトされるので、負荷容量は、部分（または
全体）デコード動作によって減少される。従って、この
部分デコード動作は、成る種の利益を与える。部分デコ
ード（シフト段の数は、１よりも大きく、Ｗよりも小さ
い）は、デコード動作の部分的なグループの遅延を、夫
々の遅延の間で重複させる。

第１図は本発明に従ったシフト／循環装置の実施例のブ
ロック図である。この実施例の装置は、その動作原理が
直線シフトにも適用出来ると言う意味を含んでいるから
、循環と言う術語を付加している。シフト／循環装置は
、第１のデコーダ及び第２のデコーダにおいて与えられ
た複数個の制御信号によって決められる合計のシフト値
、即ち増分によって、Ｎビットの入力ワードをシフト、
または循環する。第１及び第２のデコーダは、合計の循
環数を特定する第１及び第２の複数個の制御信号を与え
るためのｎ個のスケール・ファクタ信号をデコードする
。ここで、ｎは整数である。

１を２よりも大きい整数として、第１のデコーダは、第
１の複数個の制御信号を含む第１の制御信号を与えるた
めに、１乃至１個のスケール・ファクタ信号をデコード
する。第２のデコーダは、第２の複数個の制御信号を含
む第２の制御信号を与えるために、（１＋１　）乃至ｎ
個のスケール・ファクタ信号をデコードする。シフト／
循環装置は、合計のシフト値によって、Ｎビットのバイ
ナリ・ワードの入力をシフトするための第１及び第２の
Ｎビット・スイッチ・レベルを含む、第１のレベルは、
第１のＮビットのバイナリ・ワードを与えるために、第
１の制御信号に応答する第１のシフト値によってＮビッ
トのバイナリ・ワードの入力をシフトする。第２のレベ
ルは、Ｎビットのバイナリ・ワードの入力であるＮビッ
トのバイナリ・ワードの出力を与えるために、第２の制
御信号に応答した第２のシフト値によって第１のＮビッ
トのバイナリ・ワードをシフトし、このシフトは、合計
のシフト値によってシフトされる値である。

例えば、Ｎビットのバイナリ・ワードの入力が３２ビツ
トの長さである場合、第１及び第２のスイッチ・レベル
の各々は、第１及び第２の制御信号によって制御される
３２個のスイッチを含んでいる。

Ｎビットすべての循環に対して、スケール・ファクタｎ
の数は、次式で計算される。

（１）　　　ｎ　　＝　　ｌｏｇ　　Ｎ＝　　ｌｏｇ　
　３２ ｎ＝５ 最適動作に対してｌを選択するための式は、（２）　　
　Ｉ　　＝　　ｎ／２ ｉ　　　＝　　５／２　　＝　　２．５である。

従って、２．５は、次の大きさの整数に丸められて、１
は８となる。

第１のデコーダは、２　（”）　＋　１個の制御信号を
与え、これは、２　　　　＋１＝２２＋１＝５である。

第２のデコーダは、２ｉ個の制御信号を与え、これは、
２３＝８である。

第１のデコーダからか、または第２のデコーダからの夫
々の制御信号を、第１のスイッチ・レベルか、または第
２のスイッチ・レベルかの何れに適用するかは、設計上
の問題である。一般論としてのルールは、第１のスイッ
チ・レベルに、より大きな数の制御信号を印加すること
が望ましい。

何故ならば、このような選択は、より良いＶＬＳＩのレ
イアウトの形成が出来るからである。

従って、ここで説明される実施例の回路は、第１のスイ
ッチ・レベルは２２個の制御入力、即ち８個の制御入力
を持つものとして説明され、第２の（ｎ−１） スイッチ・レベルは２　　　＋１個の制御入力、即ち５
個の制御入力を持つものとして説明される。

このことは、第１のスイッチ・レベル中の各スイッチが
、８個の制御入力によって選択された８個のデータ入力
を持っていることを意味する。また、第２のスイッチ・
レベル中の各スイッチは、５個の制御入力によって選択
される５個のデータ入力を持っている。これに間しては
、以下に詳しく説明する。

第１図を参照すると、第１のスイッチ・レベル２と、第
２のスイッチ・レベル４とが示されている。スイッチ・
レベル２は、入力Ａ。乃至Ａ３１において３２ビツトの
データ・ワードの入力を受け取り、そのデータ・ワード
の入力は、スイッチＳＡ。

乃至５Ａ３１に夫々印加される。この第１のスイッチ・
レベル２の各スイッチは、４位置づつ高位へ連続的に変
位する他の７個のデータ・ビットを選択するために受け
取る。このことは、第１図に示したスイッチＳ　Ａ　１
ｓを例にして説明すると、このスイッチＳ　Ａ　ｔ　ｓ
は、第１の入力において、ビットＡ１５を受け取り、そ
して他の入力において、順次に高位へ変位するビットＡ
１９、Ａ２３、Ａ２□、Ａ３０、Ａ３、Ａ７及びＡ１□
を受け取っていることを見れば理解できるであろう。ま
た、ビットＡ１５は、各スイッチが、ＳＡ　　から開始
して、Ｓ　Ａ　ｔ　ｔ、ＳＡ７、ＳＡ　　ＳＡ　　％Ｓ
Ａ　　　ＳＡ　　及び５Ａ１９までの３’　　　　　３
１　　　　　２７’　　　　　２３連続した順序で入れ
換わる態様で、７つ低位のスイッチに印加されている。

第１のスイッチ・レベルは、選択されたシフト、または
循環を与えるデータ入力を選択するための８個の制御信
号５１Ｃｏ乃至５１Ｃ２８を与えるために、（１＋１　
）乃至ｎ個のスケール・ファクタ信号、即ちＳ　　Ｓ及
びＢ４をデコードする第１のデコー２′３ ダ（第６図）から第１の組の８個の制御信号を受け取る
。図示されたスイッチはＭＯＳトランジスタとして示さ
れているが、他のデバイス、例えばバイポーラ・トラン
ジスタ、リレー、ＬＥＤによって制御されるホトコンダ
クタなども、本発明に適用することが出来るのは注意を
要する。このことは、例えばＳＡ　　を例にすると、Ｓ
Ａ１．は、ソースミ極が対応するビット入力位置に接続
され、そしてドレイン電極がＳＡ１．からのビット出力
位置Ｂ１５を形成するために、共通に接続されている８
個のＮＭＯ５）ランジスタで構成されていることを見て
も理解することが出来るであろう、夫々のゲート電極に
印加された制御信号によってＮＭＯＳトランジスタが選
択された時、１個のＮＭＯＳトランジスタだけが導通さ
れる０例えば、若し、スイッチ・レベル１に０値のシフ
ト、または循環があれば、制御信号Ｓ　ｔ　Ｃｏがオシ
になり、トランジスタ６がオンになり、そしてビット位
置Ａ１５のビットがビット位置”１５の出力として与え
られる。

後続の各制御信号は、オンになった時、その制御信号が
制御するトランジスタをオンに転じて、該当するシフト
、または循環を選択する。シフト値が２８のシフト、ま
たは循環が選択された時、制御信号５１Ｃ２８はオンに
転じ、トランジスタ８は、オンになり、そしてビットＡ
１１がＢ１５に出力を与え、この出力は、レベル１から
の２８のシフト、または循環を表わしている。

各スイッチ位置ＳＡ乃至ＳＡ３、は、同じ値のシフト、
または循環が各ビット位置に生じるように、同時に、５
１Ｃｏ乃至５１Ｃ２８から選択された同じ制御信号が印
加される。

また、第１のス・イツチ・レベル２は、スイッチＳＡ　
　ＳＡ　＜　ＳＡ及びＳ　Ａ　３のダミー・スイツ０ゝ
　　　　１２ チであるスイッチＳＡ’、ＳＡ’、ＳＡ２’及びＳＡ’
　を含んでいる。それらは、出力Ｂ。、Ｂ１、Ｂ２及び
Ｂ３をスイッチ・レベル２の高位ビットに接続する時に
、配線の長さを短くするのに役立つ。

本発明はこれらのダミー・スイッチを含んでも、含まな
くても動作することが出来る。

スイッチ・レベル２は、制御信号５１Ｃｏ乃至５１Ｃ２
８の第１の組によって決められたシフトの値によって、
シフト、または循環された第１のＮビットのバイナリ・
データの入力ワードＡ。乃至Ａ３１である出力Ｂ。乃至
Ｂ３、において第１のＮビットのバイナリ・データ・ワ
ードを与える。スイッチ・レベル１からのシフト、また
は循環は、４の増分による０乃至２８の位置からである
。

第２のスイッチ・レベル４は、第２の入カスイツチＳＢ
ｏ乃至５Ｂ３１に印加される３２ビツトの第１のＮビッ
トのバイナリ・データのワードを、その入力Ｂ乃至Ｂ３
、の位置において１け取る。第２のスイッチ・レベルの
各スイッチは、１位置づつ高位へ連続的に変位する他の
４個のデータ・ビットを選択するために受け取る。この
ことは、第１図に示したスイッチ５Ｂ１５を例にして説
明すると、このスイッチ５８１５は、第１の入力におい
て、ビットＢ１．を受け取り、そして他の入力において
、順次に高位へ変位するビットＢ１Ｂ、Ｂ１７、Ｂ１８
及びＢ１９を受け取っていることを見れば理解できるで
あろう、また、ビットＢ１５は、４個の低位のスイッチ
に印加される。それら４個の各スイッチは、５Ｂ１５か
ら順次に、４位置だけ低いビット位置に置き換えられる
。

第２のスイッチ・レベル４は、第２のデコーダ（第７図
）からの第２の組の５個の制御信号を受け取り、これら
の制御信号は、選択されたシフト、または循環を与える
データ入力を選択するための５個の制御信号５２Ｃｏ乃
至Ｓ　２　Ｃ４を与えるために、１番目乃至１番目のス
ケール・ファクタ信号、即ちＳ及びＳｌをデコードする
。このことは、夫々のソース電極が関連するビット位置
の入力に接続され、夫々のドレイン電極がＳＢ　　から
のＣ１５ビット位置の出力を形成するために共通に接続
されている５個のＮＭＯ５）ランジスタで構成されてい
るスイッチＣＢ　ｔｓを見れば理解出来るであろう。

上述のＮＭＯ５）ラシジスタのゲート電極に制御信号が
印加されて選択された時にのみ、１個のＮＭＯ５）ラシ
ジスタがオンに転じられる０例えば、若し、スイッチ・
レベル２にＯ値のシフト、または循環があれば、制御信
号５２Ｃｏはオンであり、トランジスター０はオンにな
り、そして、ビットＢ　はビットＣ１，とじで出力され
る。後続の各制御５ 御信号がオンになった時、関連するトランジスタがオン
になり、関連するシフト、または循環を選択するために
制御する。シフト値４のシフト、または循環が選択され
た時、制御信号５２０４はオンになり、トランジスタ１
２はオンになり、そしてビットＢ１９はＣ１５として出
力し、この出力はスイッチ・レベル２のシフト値４のシ
フト、または循環を表わしている。

各スイッチ位置ＳＢ乃至５Ｂ３１は、同じ値のシフト、
または循環が各ビット位置に生じるように、Ｓ　Ｃ乃至
８２Ｃ４から同時に選択された同じ制御信号を持ってい
る。

スイッチＳＢ３、は、ダミー・スイッチＳＡｏ′ＳＡ′
、ＳＡ２′及びＳ　Ａ３’から、入力ビツトとしてＢ。

、Ｂ１、Ｂ２及びＢ３を受け取る。上述したように、こ
れは、チップ上の配線を短くする利益がある。然しなが
ら、配線の短縮を度外視したとしても、これらのビット
はスイッチＳ　Ａ　ｏ％ＳＡ１、Ｓ　Ａ２、Ｓ　Ａ　３
及びＳＡ４から与えられることは注意を払う必要がある
。

第２のスイッチ・レベル４は、第２の組の制御信号Ｓ　
Ｃ乃至５２Ｃ４によって決定される値によリシフト、ま
たは循環される第１のＮビットのバイナリ・データのワ
ードＢ。乃至Ｂ３、の出力であるビットＣ乃至Ｃ３□に
おいて第２のＮビットのバイナリ・データのワードを与
える。スイッチ・レベル２からのシフト、または循環動
作は、Ｏ位置乃至４位置から１の増分で行われる。

上述の方法とは異なった方法として、第１の組及び第２
の組の制御信号によって決定されるシフト値でシフト、
または循環されるＮビットのバイナリ・データのワード
の入力ビットＡ乃至Ａ３１である出力ビツト位置Ｃ８乃
至Ｃ３１におけるＮビット・バイナリ・データのワード
の出力を、第２のスイッチ・レベル４が与えることから
開始される他の方法がある。シフト、または循環の大き
さは、第１及び第２のレベルからのシフト、または循環
の合計値である０乃至３２から〒ある。

若し、回路に対する合計のシフト値、または循環値がＯ
であれば、Ｓ　ｔ　Ｃｏ及びＳ　２　Ｃｏは第１及び第
２のスイッチ・レベルを制御するためにオンに転じる。

若し、合計のシフト値、または循環値が、１であれば、
５１Ｃｏ及び５２Ｃ２は、オンに転じ、従って、第１及
び第２のスイッチ・レベル２及び４を制御するために、
Ｓ　Ｃ及び５２Ｃ４がオンになる３２のシフトまでオン
である。

第２図は、第１及び第２のスイッチ・レベル２及び４の
スイッチ５Ａ３１及びＳＢ３□の細部を示す図である。

このスイッチ構造は、第１図に示したＳＡ　　及びＳ　
Ｂ　１ｓの構造と同じである。大カビツトＡ　はＳＡ３
□への第１の入力として示されておす、同時に、５Ａ２
７、Ｓ　Ａ２３．５Ａ１９．５Ａ１５、ＳＡ　　％ＳＡ
７及びＳＡ３への入力として接続されている、ＳＡ３□
からの出力ビットＢ３１は、スイッチＳ　Ｂ　３□への
第１の入力°トして示されており、同時に、スイッチＳ
　Ｂ　３ｏ１Ｓ　Ｂ　２９．５Ｂ２８及びＳＢ２□への
入力として接続されている。既に述べたように、スイッ
チ５Ｂ３１の他の入力に印加されたピッ）Ｂｏ、Ｂ、、
Ｂ２及びＢ３は、スイッチＳ　Ａｏ。

ＳＡ１、ＳＡ２及びＳＡ３か、またはダミー・スイッチ
ＳＡ’　　　ＳＡ’、ＳＡ’及びＳ　Ａ　３　’から与
え・られる、スイッチＳＡ　　及び５Ｂ３１はＳ　Ａ　
１　ｓ及びＳＢ１．に関して説明された動作と同じ動作
をする。

第３図は第１及び第２のスイッチ・レベル２及び４のス
イッチＳＡ及びＳＢｏの細部を示す図である、第３図か
ら、スイッチ構造は、第１図に示したＳＡ　　及び５Ｂ
１５の構造と同じであることが判る。入力ビツトＡは、
ＳＡｏへの第１の入力として示されており、同時に、ス
イッチＳ　Ａ　２８、ＳＡ　％ＳＡ　　　ＳＡ　　％５
Ａ１２、ＳＡａ及び５Ａ４２４　　　　　２０’　　　
　　１６ への入力として接続されている。スイッチＳＡｏからの
出力ビットＢ　はＳＢｏへの第１の入力として示されて
おり、同時に、スイッチＳＢ　　％５Ｂ３ｏ１ＳＢ２９
及び５Ｂ２８への入力として接続されている。

ＳＢ　の他の入力に印加されるビットＢ１、Ｂ２、Ｂ及
びＢは、スイッチＳＡ１、Ｓ　Ａ２、ＳＡ３及びＳＡ４
から与えられでいる。

スイッチ・レベル１中の中間的なすべてのスイッチ、即
ちＳＡ乃至５Ａ３ｏ及びスイッチ・レベル２中の中間的
なすべてのスイッチＳＢ　乃至ＳＢ３゜は、同じ構造で
ある。

第４図及び第５図は、第１図に示した第１及び第２のス
イッチ・レベル２及び４中に使用されているスイッチの
他の構造を示す図である。ビット位置１５を代表例とし
て選び、そして、スイッチ・レベル１の５Ａ１５及びス
イッチ・レベル２の５Ｂ１５の他の形式の構造を示して
いる。レベル１のスイッチ５Ａ１５’　は、第４図に示
しており、レベル１中の他のすべてのスイッチは同じ構
造を持っている。レベル２のスイッチＳＢ１．′は、第
５図に示されており、レベル２中の他のすべてのスイッ
チは同じ構造を持っている。

第４図において、重ねられた構造のＮＭＯＳトランジス
タが示されている。与えられた２個のトランジスタの積
層体において、第１のトランジスタは、そのゲート電極
に印加されたデータ信号によって制御され、そして、第
２のトランジスタは、そのゲート電極に印加されたデー
タ信号によって制御される。従って、与えられた積層体
のためのデータ信号及び制御信号は、積層されたトラン
ジスタ両方を同時にオンにするために、同時に印加され
ねばならない０例えば、若し、第１のスイッチ・レベル
２において、Ｏのシフト、または循環があれば、５１Ｃ
ｏはオンに転じ、そして、若しＡ１５がオンならば、ト
ランジスタ１４及び１６は、オンになり、そして接地電
位が出力Ｂ１．に印加される。他のすべての選択された
シフト、または循環は、同じように遂行される０例えば
、若し、第１のスイッチ・レベル２が２８の値のシフト
、または循環を与えられたならば、５１Ｃ２８がオンに
なり、そして、Ａ１１がオンであれば、トランジスタ１
８及び２０は、オンに転じ、そして、接地電位が出力Ｂ
　に印加される。接地電位がＢ１．に印加される時間は
、関連する制御信号の間数である。

第５図において、５Ｂ１５′が示されており、ＳＡ　　
’からの出力Ｂ１５は、ＮＭＯ８）ランジスり２２のド
レイン電極に接続されている。データ・ビット入力８１
Ｂ、Ｂ１７、Ｂ１８及びＢ１９は、トランジスタ２４．
２６．２８及び３０のドレイン電極に印加される。関連
するゲート電極に印加された制御信号は、どのデータ・
ビットが選択されるのかを決める。ＰＭＯＳトランジス
タ３２は、常にそのソース電極が電源電圧”ＤＤに接続
されており、そのゲート電極が接地電位に接続されてお
り、従って、正電圧Ｖ。Ｄが、インバータ３４の入力に
印加されるから、出力Ｃ１，は接地電位になる。若し、
第２のスイッチ・レベル４から０値のシフトが要求され
たならば、５２Ｃｏはオンであり、トランジスタ２２は
オンに転じ、モしてＢ１．をインバータ３４の入力に接
続する。若し、Ｂ１．が接地電位にあれば、トランジス
タ３２はオフに転じる。接地電位のＢ１５のビットはイ
ンバータ３４によって反転されて、出力Ｃ１５に印加さ
れる。他のすべてのシフト、または循環は上述と同じよ
うに動作される０例えば若し、第２のスイッチ・レベル
が４のシフト値、または循環値を与えられたならば、５
２０４はオンであり、そして、８１９が接地電位ならば
、トランジスタ３０はオンに転じる。インバータ３４は
、接地電位を正電位に反転し、これを出力Ｃ１，に印加
する。データ・ビットが出力Ｃ１，に印加される時間は
、関連する制御信号の関数である。

第６図及び第７図は、第１及び第２のスイッチ・レベル
２及び４においてシフト、または循環の値を制御するた
めの第１及び第２のグループの制御信号を与えるために
、スケール・ファクタ信号Ｓ。、Ｓ　　Ｓ　　Ｓ及びＳ
４が何のようにして、第１及１％　　２ゝ　　３ び第２のデコーダによって部分的にデコードされるかを
示す図である。第１のデコーダは、第１のスイッチ・レ
ベル２においてシフト値、または循環値を制御するため
の第１の組の制御信号５１Ｃｏ。

５ＩＣ４・５ＩＣ８・５ＩＣ１２・５ＩＣ１６・５ＩＣ
２０、Ｓ　Ｃ及び５１Ｃ２８を与えるために、スケール
・フアクタ信号Ｓ　　Ｓ及びＳ４をデコードする。第２
のデコーダは、第２のスイッチ・レベル４においてシフ
ト値、または循環値を制御するための第２のグループの
制御信号５２Ｃｏ％５２Ｃ１，５２Ｃ３及びＳ　Ｃを与
えるために、スケール・ファクタ信号Ｓ及びＳｌをデコ
ードする１合計のシフト値、または循環値は、第１及び
第２のスイッチ・レベルにおいて発生されるシフト、ま
たは循環の値の合計である。上述したように、スイッチ
・レベル１及びスイッチ・レベル２は、反対にすること
が出来る。いずれにしても、シフト、または循環の合計
の大きさは、第１及び第２のスイッチ・レベルの夫々か
らのシフト値、または循環値の総和である。

第６図は、Ｓ２、Ｓ３及びＳ４によってスケール・ファ
クタ信号を部分的にデコードする第１のデコーダ３６を
示す図である。これらの信号の補数は、インバータ３８
．４０及び４２によって与えられる。Ｓ　　Ｓ　及びＳ
　により与えられる２３＝８個２ゝ　　３４ のコードは、ナンド・ゲート４４．４６．４８．５０．
５２．５４．５６及び５８によってデコードされる。右
／左（Ｒ／Ｌ）ビットは、シフト、または循環が右移動
か、または左移動かを決める。

若し、ライン６０に印加されたＲ／Ｌビットが、「１」
であれば、この「１」は、ＮＭＯＳトランジスタ６２．
６４．６６．６８．７０．７２．７４及び７６のゲート
電極に印加される。これらのトランジスタのソース電極
はナンド・ゲート４４．４６．４８．５０．５２．５４
．５６及び５８の出力に接続される。これらのトランジ
スタのドレイン電極は、インバータ７８．８０．８２．
８４．８６．８８．９０及び９２の入力に接続されてい
る。これらのインバータの出力は、第１のクループの制
御信号５ＩＣ２８・５ＩＣ２４・５ＩＣ２０・ｓｃ　　
　ｓｃ　　　ｓｃ　　　ｓｃ及び５１Ｃｏで１１６１　
１１２″′１８ゝ　　１４ ある。入力が「１」にあるナンド・ゲートは、すべて、
「０」を出力し、その出力は、関連するトランジスタに
よって通過され、そして「１」制御信号を与えるように
、関連するインバータによって反転される。例えば、ナ
ンド・ゲート４４の入力がすべて「１」であることは、
Ｓ２、Ｓ３及びＳ４の出力が１１１であることを表わし
ている。ナンド・ゲート４４の「０」出力はトランジス
タ６２によって出力され、そして「１」出力を与えるた
めにインバータ７８によって反転され、これは、５１Ｃ
２８が「１」であり、２８のシフト値が第１のスイッチ
・レベル２によって遂行されることを意味する。同様に
、ナンド・ゲート５８の入力のすべてが、「１」である
時、これはＳ　　Ｓ及びＳ４２′３ の出力が１１１であることを表わしている。「０」の出
力がトランジスタ７６によって通過され、「１」の出力
を与えるために、インバータ９２によって反転され、こ
れは、５１Ｃｏが「１」であり、０のシフト値が第１の
スイッチ・レベル２によって遂行されることを意味する
。中間のすべての制御信号は、同じように発生される。

若し、ライン６０に印加されたＲ／Ｌピットが「０」で
あれば、シフトは左方向である。このｒＯＪは、インバ
ータ９４によって反転され、結果の「１」はＮＭＯＳト
ランジスタ９６．９８．１００．１０２．１０４．１０
６．１０８及び１１０のゲート電極に印加される。これ
らのトランジスタのソース電極はナンド・ゲート５８．
５６．５４．５２．５０．４８．４６及び４４に接続さ
れている。これらのトランジスタのドレイン電極は、イ
ンバータ７８．８０．８２．８４．８６．８８．９０及
び９２に接続されている。ナンド・ゲート５８のすべて
の入力が「１」である時に、５１Ｃ２８が導通され、そ
して、ナンド・ゲート４４へのすべての入力が１である
時に、Ｓ　Ｉ　Ｃｏが導通される。これは、右移動のシ
フト動作、または循環動作とは逆である。

第７図は、Ｓ及びＳｌをデコードすることによって、ス
ケール・ファクタ信号を部分的にデコードする第２のデ
コーダ１１２を示す図である。これらの信号の補数はイ
ンバーター１４及び１１６によって与えられる。Ｓ及び
Ｓｌによって発生されたコードは、ナンド・ゲート１１
７．１１８．１２０及び１２２によってデコードされる
。Ｒ／Ｌビットはライン１２４に印加される。若し、Ｒ
／Ｌビットが「１」であれば、シフトは右であり、その
ビット「１」はＮＭＯ５）ランジスタ１２６．１２８．
１３０及び１３２のゲート電極に印加される。これらの
トランジスタのソース電極はナンド・ゲート１１７．１
１８．１２０及び１２２の出力に接続される。これらの
トランジスタのドレイン電極はインバーター３４．１８
６．１３８．１４０及び１４２の出力に接続される。こ
れらのインバータの出力は、第２のグループの制御信号
ｓｃ　　　ｓｃ　　　ｓｃ　及び５２Ｃ４である。入力
の２３ゝ　　２２ゝ　　２ｉ すべてが「１」であるすべてのナンド・ゲートは「０」
の出力を与え、それは、関連したトランジスタによって
通過され、「１」の制御信号を与えるために、関連した
インバータによって反転される０例えば、ナンド・ゲー
ト１１７のすべての入力が「１」受ある時、これは、Ｓ
　ｏ　Ｓ　ｔが１１であることを表わし、「０」出力が
トランジスタ１２６によって通過され、モして５２Ｓ３
が「１」であることを意味する「１」出力を与え、モし
て３のシフト値が第２のスイッチ・レベル４によって遂
行される。同様に、ナンド・ゲート１１８のすべての入
力が「１」にある時、これはＳ。Ｓｌが０１であること
を表わし、「０」がトランジスタ１１８によって通過さ
れ、これは、インバータ１３６によって反転され、５２
８２が「１」〒あることを意味する「１」の出力を与え
、そして、２のシフト値が第２のスイッチ・レベル４に
よって遂行される。ナンド・ゲート１２０のすべての入
力が、「１」にある時、これは、５ｏＳ１が１０である
ことを意味し、「０」がトランジスタ１２８によって通
過され、５２Ｓ１が「１」であることを意味する「１」
出力を与えるために、インバータ１３８によって反転さ
れ、１のシフト値が第２のスイッチ・レベル４によって
遂行される。ナンド・ゲート１２２への入力のすべてが
「１」であれば、それはＳ。Ｓｌが００であることを意
味し、トランジスタ１３０によって「０」が通過され、
５２Ｓｏが「１」であることを意味する「１」の出力を
与えるために、インバータ１４０によって反転され、そ
して、０のシフト値が第２のスイッチ・レベル４によっ
て遂行される。トランジスタ１３２はダイオード１４２
の入力に正電位■ＤＤを通過するので、その時に、５２
Ｃ４を「０」に維持する。

若し、ライン１２４に印加されたＲ／Ｌビットが「０」
であれば、シフトは左方向である。この「０」は、イン
バータ１４４によって反転され、そして、結果の「１」
はＮＭＯＳトランジスタ１４６．１４８．１５０及び１
５２のゲート電極に印加される。、トランジスタ１４６
及び１４８のソース電極は、ナンド・ゲート１２０及び
１１８の出力に接続されている。トランジスタ１５０の
ソース電極はＶＤＤに接続されている。これらのトラン
ジスタのドレイン電極はインバータ１３４．１３８及び
１４０の入力に接続されている。左シフトは、右シフト
の補数であり、従って、５２Ｃ３はナンド・ゲート１２
０から発生され、そして５２Ｃ１はナンド・ゲート１１
７から発生される。これらのゲートへの入力は補数であ
る。８２Ｃ２は、ゲート１１８への入力がそれ自身の補
数なので、ナンド・ゲート１１８によって再度発生され
る。ナンド・ゲート１２２への入力、００の補数は１０
０であり、それは、すべてのゲートによって発生するこ
とは出来ないので、トランジスタ１５０は、５２Ｃｏを
「０」に維持するために、インバータ１４０へ■ＤＤｔ
！：通過する。ナンド・ゲート１２２の「０」出力は、
トランジスタ１５２によって通過され、インバータ１４
２によって反転され、そして５２Ｃ４はｒｌ、であり、
４のシフト値が第２のスイッチ・レベル４によって遂行
される。

Ｆ１発明の効果 本発明によって、シフト・レベルの数を減少することに
よって、動作速度を向上した部分デコードのシフト／循
環装置を与える０部分デコードの結果として、たった２
つのシフト・レベルしか必要としないで、２通路スイッ
チではなく、８通路スイッチを使用することが出来る。

ただし、この場合、Ｓは２よりも大きな整数とする。

【図面の簡単な説明】

第１図は２つのレベルの部分デコード・シフト／循環装
置のブロック図、第２図は本発明の部分デコード・シフ
ト／循環装置の第１のレベルのスイッチＳＡ　　と第２
のレベルのスイッチ５Ｂ３１の回路図、第３図は本発明
の部分デコード・シフト／循環装置の第１′のレベルの
スイッチＳ　Ａ　ｏと第２のレベルのスイッチＳ　Ｂ　
ｏの回路図、第４図及び第５図は第１のレベルと第２の
レベルのスイッチの回路図、第６図及び第７図は第１の
レベルと第２のレベルの部分デコーダの回路図である。 ２・・・・第１のスイッチ・レベル、４・・・・第２の
スイッチ・レベル、６．８．１０．１２・・・・ＮＦＥ
Ｔ、３２・・・・ＰＦＥＴ、３６・・・・第１のデコー
ダ、１１２・・・・第２のデコーダ。 ＦＩＧ、２ Ｃ０ ＦＩＧ、３

Claims (5)

【特許請求の範囲】
1. （１）Ｎビットのバイナリ・ワードをシフトし、または
   循環させるための回路において、次の構成からなるシフ
   ト／循環回路。 （ａ）シフトさせ、または循環させる第１の値を表わす
   第１の複数個の制御信号を与えるために、１番目から１
   番目までのスケール・ファクタ信号をデコードするデコ
   ーダと、シフトさせ、または循環させる第２の値を表わ
   す第２の複数個の制御信号を与えるために、（ｉ＋１）
   番目からｎ番目までのスケール・ファクタ信号をデコー
   ドするデコーダとを含むデコード手段であつて、 ｉを２よりも大きい整数とし、ｎを正の整数とし、且つ
   上記第１及び第２の複数個の制御信号によつて特定され
   るシフト値、または循環値は、上記シフト／循環回路の
   合計のシフト、または循環の大きさを表わしていること
   からなる、 ｎ個のスケール・ファクタ信号をデコードする手段。 （ｂ）各スイッチがＮ個の入力の所定の１つの入力に接
   続された２つ以上の入力を有しており、且つ、上記Ｎ個
   の入力において、Ｎビットのバイナリ・ワードの入力を
   受け取るための第１のレベルのＮ個のスイッチであつて
   、 上記第１及び第２の値の１つの値によつてシフトされ、
   または循環される上記Ｎビットのバイナリ・ワードの入
   力である第１のＮビットのバイナリ・ワードを、そのス
   イッチの出力端子において与えるために、上記第１及び
   第２の複数個の制御信号の１つの信号に応答する第１の
   レベルのＮ個のスイッチ。 （ｃ）各スイッチがＮ個の入力の所定の１つの入力に接
   続された２つ以上の入力を有しており、且つ、上記Ｎ個
   の入力において、上記第１のＮビットのバイナリ・ワー
   ドを受け取るための第２のレベルのＮ個のスイッチであ
   つて、 上記第１及び第２の値以外の値によつてシフトされ、ま
   たは循環される上記第１のＮビットのバイナリ・ワード
   であるＮビットのバイナリ・ワードの出力を与えるため
   に、上記第１及び第２の複数個の制御信号以外の他の制
   御信号に応答する第２のレベルのＮ個のスイッチ。
2. （２）Ｎビットのバイナリ・ワードをシフトし、または
   循環させるための回路において、次の構成からなるシフ
   ト／循環回路。 （ａ）シフトさせ、または循環させる第１の値を表わす
   ２＾ｉ個の制御信号を与えるために、１番目からｉ番目
   までのスケール・ファクタ信号をデコードするデコーダ
   と、シフトさせ、または循環させる第２の値を表わす２
   ＾（＾ｎ＾−＾１＾）＋１個の制御信号を与えるために
   、（ｉ＋１）番目からｎ番目までのスケール・ファクタ
   信号をデコードするデコーダとを含むデコード手段であ
   つて、 ｉを２よりも大きい整数とし、ｎを正の整数とし、且つ
   、上記２＾ｉ及び２＾（＾ｎ＾−＾１＾）＋１個の制御
   信号によつて特定されるシフト値、または循環値は、上
   記シフト／循環回路の合計のシフト、または循環の大き
   さを表わしていることからなる、 ｎ個のスケール・ファクタ信号をデコードする手段。 （ｂ）各スイッチがＮ個の入力の所定の１つの入力に接
   続された２＾ｉ個の入力を有しており、且つ、上記Ｎ個
   の入力においてＮビットのバイナリ・ワードの入力を受
   け取るための第１のレベルのＮ個のスイッチであつて、 上記第１の値によつてシフトされ、または循環される上
   記Ｎビットのバイナリ・ワードの入力である第１のＮビ
   ットのバイナリ・ワードを、その出力において与えるた
   めに、上記２＾ｉ個の制御信号に応答する第１のレベル
   のＮ個のスイッチ。 （ｃ）各スイッチがＮ個の入力の所定の１つの入力に接
   続された２＾（＾ｎ＾−＾１＾）＋１個の入力を有して
   おり、且つ、Ｎ個の入力において上記第１のＮビットの
   バイナリ・ワードを受け取るための第２のレベルのＮ個
   のスイッチであつて、 上記第２の値によつてシフトされ、または循環される上
   記第１のＮビットのバイナリ・ワードであるＮビットの
   バイナリ・ワードの出力を与えるために、上記２＾（＾
   ｎ＾−＾１＾）＋１個の制御信号に応答する第２のレベ
   ルのスイッチ。
3. （３）Ｎビットのバイナリ・データ・ワードをシフトし
   、または循環させるための回路において、次の構成から
   なるシフト／循環回路。 （ａ）シフトさせ、または循環させる第１の増分を表わ
   す２＾ｉ個の第１の制御信号を与えるために、１番目か
   らｉ番目までのスケール・ファクタ信号をデコードする
   デコーダと、シフトさせ、または循環させる第２の増分
   を表わす２＾（＾ｎ＾−＾１＾）＋１個の第２の制御信
   号を与えるために、（ｉ＋１）番目からｎ番目までのス
   ケール・ファクタ信号をデコードするデコーダとを含む
   デコード手段であつて、ｉを２よりも大きい整数とし、
   ｎを正の整数とし、且つ、上記第１及び第２の複数個の
   制御信号によつて特定される第１及び第２のシフト、ま
   たは循環の増分は、上記シフト／循環回路の合計のシフ
   ト、または循環増分を表わしていることからなる、 ｎ個のスケール・ファクタ信号をデコードする手段。 （ｂ）各スイッチが上記Ｎ個の入力の所定の１つに接続
   された２＾ｉ個のデータ入力と、２＾ｉ個の制御入力と
   、１つのデータ出力とを有しており、且つ、上記Ｎビッ
   トのデータ・ワードの入力を受け取るためのＮ個の入力
   とＮ個の出力との間に接続された第１のレベルのＮ個の
   スイッチであつて、上記２＾ｉ個の制御信号の各々は、
   各スイッチの出力を与えるために、上記２＾ｉ個のデー
   タ入力の異なつた１つのデータ入力を選択することと、
   上記第１のレベルのＮ個のスイッチは、上記第１の増分
   によつてシフトされ、または循環される上記Ｎビットの
   データ・ワードの入力である第１のＮビットのデータ・
   ワードを、その出力に与えることとからなる、 第１レベルのＮ個のスイッチ。 （ｃ）各スイッチが上記Ｎ個の入力の所定の１つに接続
   された２＾（＾ｎ＾−＾１＾）＋１個のデータ入力と、
   ２＾（＾ｎ＾−＾１＾）＋１個の制御入力と、１つのデ
   ータ出力とを有しており、且つ、上記第１のＮビットの
   データ・ワードを受け取るための上記Ｎ個の入力と上記
   Ｎ個の出力との間に接続された第２のレベルのＮ個のス
   イッチであつて、 ２＾（＾２＾−＾ｉ＾）＋１個の制御信号の各々は、各
   スイッチの出力を与えるために、上記２＾（＾２＾−＾
   ｉ＾）＋１個のデータ入力の異なつた１つの入力を選択
   することと、そして、上記第２のレベルのＮ個のスイッ
   チは、上記第２の増分によつてシフトされ、または循環
   される上記第１のＮビットのワードである第２のＮビッ
   トのデータ・ワードを与えることとからなる、 第２のレベルのＮ個のスイッチ。
4. （４）次の構成からなるＮビットのバイナリ・データ・
   ワードの入力をシフトさせ、または循環させるシフト／
   循環回路。 （ａ）シフトさせ、または循環させる第１の増分を表わ
   す２＾ｉの制御信号を与えるために、１番目からｉ番目
   のスケール・ファクタ信号をデコードするデコーダと、
   シフトさせ、または循環させる第２の増分を表わす２＾
   （＾２＾−＾ｉ＾）＋１の制御信号を与えるために、（
   ｉ＋１）番目からｎ番目のスケール・ファクタ信号をデ
   コードするデコーダとを含むデコード手段であつて、 ｉを２よりも大きい整数とし、ｎを正の整数とし、且つ
   、上記第１及び第２の複数個の制御信号によつて特定さ
   れる第１及び第２のシフト、または循環の増分は、上記
   シフト／循環回路の合計のシフト、または循環増分を表
   わしていることからなる、 ｎ個のスケール・ファクタ信号をデコードする手段。 （ｂ）各スイッチがＮ個の入力の所定の１つの入力に接
   続された２＾（＾２＾−＾ｉ＾）＋１個のデータ入力と
   、２＾（＾２＾−＾ｉ＾）＋１個の制御入力と、１つの
   データ出力とを有しており、且つ、上記Ｎビットのデー
   タ・ワードの入力を受け取るためのＮ個の入力とＮ個の
   出力との間に接続された第１のレベルのＮ個のスイッチ
   であつて、 上記２＾（＾２＾−＾ｉ＾）＋１個の制御信号の各々は
   、各スイッチの出力を与えるために２＾（＾２＾−＾ｉ
   ＾）＋１個のデータ入力の異なつた１つのデータ入力を
   選択することと、そして、上記第１のレベルのＮ個のス
   イッチは、上記第１の増分によつてシフトされ、または
   循環される上記Ｎビットのデータ・ワードの入力である
   第１のＮビットのデータ・ワードを、その出力に与える
   こととからなる、 第１のレベルのＮ個のスイッチ。 （ｃ）各スイッチが上記Ｎ個の入力の所定の１つに接続
   された２＾ｉ個のデータ入力と、上記２＾ｉ個の制御入
   力と、１つのデータ出力とを有しており、且つ、上記第
   １のＮビットのデータ・ワードを受け取るための上記Ｎ
   個の入力と上記Ｎ個の出力との間に接続された第２のレ
   ベルのＮ個のスイッチであつて、 上記２＾ｉ個の制御信号の各々は、各スイッチの出力を
   与えるために、２＾ｉ個のデータ入力の異なつた１つの
   データ入力を選択することと、そして、上記第２のレベ
   ルのＮ個のスイッチは、上記第２の増分によつてシフト
   され、または循環される上記第１のＮビットのワードで
   ある第２のＮビットのデータ・ワードを、その出力に与
   えることとからなる、 第２のレベルのＮ個のスイッチ。
5. （５）次の構成からなるＮビットのバイナリ・データ・
   ワードをシフトし、または循環させるシフト／循環回路
   。 （ａ）ｉを２よりも大きい整数とし、ｎをｌｏｇＮとほ
   ぼ同じ値として、ｎ個のスケール・ファクタ信号をデコ
   ードするための第１及び第２のデコーダを含むデコード
   手段であつて、 第１のデコーダは、第１の２＾ｉ個の制御信号を与える
   ために、１番目からｉ番目のスケール・ファクタ信号を
   デコードすること、 上記の制御信号の各々は、シフトさせ、または循環させ
   る第１の増分を表わしていることと、第２のデコーダは
   、第２の２＾（＾２＾−＾ｉ＾）＋１個の制御信号を与
   えるために、第２の（ｉ＋１）乃至ｎ個のスケール・フ
   ァクタ信号をデコードすることと、上記の制御信号の各
   々は、シフトさせ、または循環させる第２の増分を表わ
   していることと、上記第１及び第２の複数個の制御信号
   によつて特定された第１及び第２のシフトをさせ、また
   は循環させる増分は、上記シフト／循環回路のシフトし
   、または循環する合計の増分を表わしていることとを含
   む、 デコード手段。 （ｂ）上記Ｎビットのデータ・ワードの入力を受け取る
   ためのＮ個の入力及びＮ個の出力とを持つているＮ個の
   スイッチが、上記Ｎ個の入力及び上記Ｎ個の出力の間に
   接続されている第１のレベルのスイッチであつて、 上記スイッチの各々は、２＾ｉ個のデータ入力と、２＾
   ｉ個の制御入力と、１つのデータ出力とを持つているこ
   とと、 上記２＾ｉの制御信号の各々は、各スイッチの出力を与
   えるために、上記２＾ｉのデータ入力の異なつた１つの
   入力を選択することと、 各スイッチの上記２＾ｉのデータ入力の第１のデータ入
   力は、上記第１のスイッチ・レベルの上記Ｎ個のデータ
   入力の所定の１つの入力に接続されていることと、 各スイッチの上記２＾ｉのデータ入力の残りの入力は、
   上記Ｎ個のデータ入力の上記所定の１つの入力から変位
   されており、且つ、第１の所定のビット位置の数によつ
   て順次に変位されている上記第１のスイッチ・レベルの
   データ入力に接続されていることと、 上記第１のレベルのスイッチは、上記第１の増分によつ
   てシフトされ、または循環される上記Ｎビットのデータ
   ・ワードの入力である第１のＮビットのデータ・ワード
   を、その出力に与えることとを含む、 第１のレベルのスイッチ。 （ｃ）上記Ｎビットのデータ・ワードの入力を受け取る
   ためのＮ個の入力及びＮ個の出力とを有しているＮ個の
   スイッチが、上記Ｎ個の入力及び上記Ｎ個の出力の間に
   接続されている第２のレベルのスイッチであつて、 上記スイッチの各々は、２＾（＾ｎ＾−＾ｉ＾）＋１個
   のデータ入力と、２＾（＾ｎ＾−＾ｉ＾）＋１個の制御
   入力と、１つのデータ出力とを持つていることと、 上記２＾（＾ｎ＾−＾ｉ＾）＋１個の制御信号の各々は
   、各スイッチの出力を与えるために、上記２＾（＾ｎ＾
   −＾ｉ＾）＋１個のデータ入力の異なつた１つの入力を
   選択することと、 各スイッチの上記２＾（＾ｎ＾−＾ｉ＾）＋１個のデー
   タ入力の第１のデータ入力は、上記第２のスイッチ・レ
   ベルの上記Ｎ個のデータ入力の所定の１つの入力に接続
   されていることと、 各スイッチの上記２＾（＾ｎ＾−＾ｉ＾）＋１個のデー
   タ入力の残りの入力は、上記Ｎ個のデータ入力の上記所
   定の１つの入力から変位されており、且つ、第２の所定
   のビット位置の数によつて順次に変位されている上記第
   ２のレベルのスイッチのデータ入力に接続されているこ
   とと、 上記第２のレベルのスイッチは、上記第２の増分によつ
   てシフトされ、または循環される上記第１のＮビットの
   データ・ワードの入力である第２のＮビットのデータ・
   ワードを、その出力に与えることとを含む、 第２のレベルのスイッチ。