JPH02206093A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 不揮発性半導体記憶装置、特にＥＰＲＯＭ　（消去再書
き込み可能読み出し専用メモリ）等のメモリセルに外部
データを書き込み処理をする書き込み制御回路に関し、 該書き込み制御回路の高電圧部の配線パターンを原因と
する寄生負荷容量の発生を抑制し、書き込み処理時間の
短縮化、併せて読み出し動作の高速化を図ることを目的
とし、 複数のメモリセルと、該メモリセルに接続されるビット
線及びワード線と、該ビット線毎に接続される書き込み
制御手段とを具備し、前記書き込み制御手段が、外部入
力データの一時記憶をする記憶手段と、前記メモリセル
への書き込み用電源の供給を制御する制御手段から成り
、前記外部入力データのメモリセルへの書き込みが内部
制御情報に基づいて、行われることを含み構成する。

〔産業上の利用分野〕

本発明は、不揮発性半導体記憶装置に関するものであり
、更に詳しく言えば、ＥＰＲＯＭ　（消去再書き込み可
能読み出し専用メモリ）等のメモリセルに外部データを
書き込み処理をする書き込み制御回路に関するものであ
る。

近年、微細加工、高集積技術の進歩に伴って、半導体記
憶装置の大容量化が進んでいる。現在１Ｍビットのメモ
リ容量を有するＥＰＲＯＭ等の不揮発性半導体記憶装置
が製造されている。

ところで、不揮発性半導体記憶装置にデータ書き込みを
する場合、例えば８ｂｉｔＸ６４ｋｗ。

ｒｄ構成の５１２にビットのＥ、Ｆ　ＲＯＭでは、１デ
バイス全ビツトの書き込み処理に、少なくとも１分程度
の書き込み時間を要するという問題がある。

そこで、同一ワード線に接続される複数ビット線に対し
て、バイト単位にデータの書き込みをする書き込み制御
回路を取り入れ、書き込み処理の短縮化を図っている。

しかし、バイト単位に書き込みをする回路では、データ
書き込み用の高電圧部の配線パターンと、データ出力部
の低電圧部の配線パターンとが複雑に混在し、ＩＣ回路
パターン構成上の障害となったり、該データ出力部に不
要負荷パターン等が混在し、高速読み出し処理の障害と
なるという問題がある。

そこで、メモリセルの書き込み時間をさらに短縮するこ
と、及び配線パターンの簡素化して、性能向上を図るこ
とを可能とする半導体記憶装置の要望がある。

〔従来の技術〕

第８．９図は、従来例に係る説明図である。

第８図は、従来例に係るＥＰ’ＲＯＭの構成図を示して
いる。

図において、従来例のＥＰＲＯＭは、メモリセルｌ、ロ
ウアドレスバッファ回路２、デコーダ回路３、コラムア
ドレスバッファ回路４、コラムデコーダ回路５、Ｙゲー
ト回路６、書き込み制御回路内蔵入出力回路７、センス
アンプ回路８及びデータ出力バッファ回路９から構成さ
れている。

外部入力データＤＩＮの書き込みは、次の様になされる
。まず、書き込み用型源ＶＰＰ、アドレス信号ＸＡＤＤ
、ＹＡＤＤ、外部入力データＤＩＮを与える。このこと
により、ＸＡＤＤ信号はロウアドレスバッファ回路２で
増幅された後ロウデコーダ回路３に働き、ＷＬＯ〜ＷＬ
ｎのひとつが選択される。一方、ＹＡＤＤ信号は、コラ
ムアドレスバッファ回路４で増幅された後コラムデコー
ダ回路５に働き、ＹＯ−Ｙｎのひとつが選択され、Ｙゲ
ート回路６で選択されたトランジスタ「ＯＮ」すること
により、メモリセル１のメモリトランジスタＴ３１〜Ｔ
３９のひとつが選択される。

次いで、外部制御信号として書き込み状態を与えること
により、内部信号発生回路１０で内部制御信号が書き込
み状態を生成する。書き込み制御信号ＰＧＭＩはｒＨ，
から「Ｌ」になり、Ｔ２Ｏ及び書き込み制御回路内蔵デ
ータ入力回路７のゲートトランジスタＴ２５．Ｔ２６．
Ｔ２７を動作させ、Ｙゲート回路６のビット線選択トラ
ンジスタＴ２８〜Ｔ３０に書き込み用電源ｖＰＰを供給
する。又、内部信号発生回路１０で生成された内部制御
Ｉ信号は、選択されたワード線（ＷＬＯ〜ＷＬｎの何れ
かひとつ）、及び選択されたコラム線（ＹＯ〜Ｙｎの何
れかひとつ）を高電圧に制御する（詳細、図示せず）。

これにより、選択されているメモリセルｌのメモリセル
トランジスタＴ３１〜Ｔ３９の一つの、ゲート及びドレ
インに同時に書き込み用電源ＶＰＰが印加され、外部入
力データが書き込まれる。

このときの、書き込み処理時間は０．１　　（ｍｓ）〜
１（ｍｓ）程度あるいはそれ以上を必要とする。

このため、例えば８ビツトＸ６４ｋｗｏｒｄの５１２に
ビットのＢＰＲＯＭでは、１デバイス全ビツトの書き込
み処理に１〔分〕程度、あるいはそれ以上要する。

第９図は、従来例のＥＦＲＯＭに係る問題点の説明図で
ある。

図において、１１は書き込み／読み出し制御回路であり
、先の書き込み制御回路内蔵データ入力回路７から、書
き込み回路のみを分離して、Ｙゲート回路６と、入出力
回路１１ａとを配置したものである。また、書き込み／
読み出し制御回路１１ば、１ビット単位の書き込み処理
時間を短縮するために４バイト同時に書き込みをする機
能を設けたものである。

このときの書き込み／読み出し制御回路１１では、書き
込み用電源ＶＰＰ系の高電圧部の配線パターンと、通常
動作電源ＶＣＣ系の低電圧部の配線パターンが複雑に混
在する。時には、ワード線コラム線も高電圧となる必要
から、ロウデコーダ回路３．コラムデコーダ５は、書き
込み用電源ＶＰＰ系の高電圧部配線パターンにより構成
されている。なお、高電圧部の配線パターンは、書き込
み処理時のみ必要となるものである。

（発明が解決しようとする課題） 従って、第８図及び第９図に示すような従来例の構成の
ＥＰＲＯＭでは、データ出力バッファ回路９に近接する
高電圧部の配線パターンにより浮遊容量が形成される。

このため、浮遊容量がデータ出力バッファ回路９に対し
て、寄生負荷容量を形成し、読み出し動作の高速化に障
害を与えるという問題がある。

一方、ワード線、コラム線を書き込み処理時に高電圧に
する必要から、ロウデコーダ回路３．コラムデコーダ回
路５にも、高電圧部、低電圧部の混在配線パターンが構
成されており、浮遊負荷容量の増大を招き、読み出す動
作の高速化に障害を与えている。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、書き込み／読み出し制御回路及びコラムデコー
ダ回路の高電圧部の配線パターンを原因とする寄生負荷
容量の発生を抑制し、書き込み処理時間の短縮化、併せ
て読み出し動作の高速化を図ることを可能とする不揮発
性半導体記憶装置の提供を目的とする。

〔課題を解決するための手段］ 第１図（ａ）、（ｂ）は、本発明の不揮発性半導体記憶
装置に係る原理図を示している。

その装置は、複数のメモリセル２１と、該メモリセル２
１に接続されるビット線ＢＬ及びワード線ＷＬと、該ビ
ット線ＢＬ毎に接続される書き込み制御手段１２とを具
備し、前記書き込み制御手段１２が、外部入力データＤ
ＩＮの一時記憶をする記憶手段１３と、前記メモリセル
２１への書き込み用電源ＶＰＰの供給を制御する制御手
段Ｉ４から成り、前記外部入力データＤＩＮのメモリセ
ル２１への書き込みが内部制御情報ＳＤに基づいて、行
われることを特徴とし、 前記書き込み制御手段１２は、外部データＤＩＮの入出
力手段１５から分離され、前記メモリセル２１を挟間し
て、該入出力回路１５と対向する位置に設けられること
を特徴とし、上記目的を達成する。

〔作用］ 本発明によれば、記憶手段１３及び制御手段１４から成
る書き込み制御手段１２がメモリセル２１の各ビット線
毎に接続されている。

このため、内部制御情報ＳＤにより外部入力データＤＩ
Ｎが、書き込み制御手段１２の記憶手段１３に一時記憶
され、その後、制御手段１４が一時記憶された外部入力
データＤＩＮに基づいて、同一ワード線ＷＬに接続され
たメモリトランジスタに同時に書き込み電源ＶＰＰを印
加することができる。

これにより、従来のバイト単位に書き込む方法に比べて
、同一ワード線ＷＬに接続された全ビット同時に外部入
力データを書き込むことができ、書き込み処理の高速化
を図ることが可能となる。

また、本発明によれば、書き込み制御手段１２がメモリ
セル１１を間に挾んで、入出力手段１５と対向する位置
に設けられている。

このため、書き込み制御手段１２の高電圧部の配線パタ
ーンと、入出力手段の低電圧部の配線パターンとが分離
される。さらに、書き込み処理時、書き込み対象メモリ
セルのドレインへの書き込み電源ＶＰＰの供給は、書き
込み制御手段１２から行われるため、コラム線は高電圧
となる必要がなく、コラムデコーダ１９には高電圧部配
線パターンが不要となる。

従って、高電圧部の配線パターンにより形成される浮遊
容量による従来のような読み出し回路の寄生負荷容量の
影響を取り除くことができる。

これにより、データ読み出し動作の高速化を図ることが
可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２〜７図は、本発明の実施例に係る不揮発性半導体記
憶装置を説明する図であり、第２図は、本発明の実施例
のＥＰＲＯＭに係る構成図を示している。

図において、２１はメモリセルであり、複数のメモリト
ランジスタＴｌｌ〜Ｔ１９から成る。各メモリトランジ
スタＴｌｌ〜Ｔ１９はワード線ＸＯ〜Ｘｎと、ビット線
ＢＬＯ〜ＢＬｎに接続されている。

１２ａ〜１２ｃは、書き込み制御手段であり、各ビット
線ＢＬＯ〜ＢＬｎ毎に設けられている。

また、各書き込み制御手段１２ａ〜１２ｃはメモリセル
１１を間に挟んで、データ出力バッファ回路１５ａと対
向する位置に設けられている。これにより、書き込み用
型源ＶＰＰ系の配線パターンと、データ人出力バッファ
回路１５ａ　　１５ｂの通常使用電圧ＶＣＣ系の配線パ
ターンの混在を回避することができる。

１つの書き込み制御手段１２ａ′は、複数のトランジス
タＴ１〜ＴＩＯから成る。記憶手段１３は、トランジス
タＴ５〜Ｔ８から成るフリップフロップ回路１３ａによ
り構成される。制御手段Ｉ４は、その他のトランジスタ
ＴＩ−Ｔ４、Ｔ９及びＴ１０から成るゲート回路１４ａ
により構成される。

トランジスタＴＩＯは、データセット信号ＤＳＥＴによ
り外部入力データＤＩＮをフリップフロップ回路１３ａ
に入力制御するものである。

フリップフロップ回路１．３ａは、データ人力バッファ
回路１５ｂに入力された外部入力データＤＩＮを、ゲー
トトランジスタＴ２４、Ｙゲート回路１８のゲートトラ
ンジスタＴ２０〜Ｔ２２及び制御手段１４のゲートトラ
ンジスタＴＩＯを経由して、一時記憶する機能を有して
いる。トランジスタＴ９は、データリセット信号ＤＲ３
Ｔを入力して、フリップフロップ回路１３ａに一時記憶
したデータの記憶解除をするものである。

トランジスタＴ２〜Ｔ４は二人力ＮＯＲ論理回路を構成
し、フリップフロップ回路１３ａの外部入力データＤＩ
Ｎと、書き込み／読み出し制御信号ＰＧＭＩとを入力し
て、トランジスタＴ１を制御するものである。

トランジスタＴ１は、二人力ＮＯ’Ｒ論理回路の出力を
受けて、ビット線ＢＬｎへの書き込み電源■ＰＰを印加
制御をするものである。

１５ａはデータ出力バッファ回路であり、メモリセル２
１から読み出したデータを外部出力データＤＯＴとして
出力するものである。１５ｂはデータ人力バッファ回路
であり、外部から入力した書き込みデータを外部入力デ
ータＤＩＮとして入力するものである。

１６はセンスアンプであり、メモリセル２１の記憶内容
を検出するものである。２２は、ロウアドレスバッファ
回路であり、アドレス信号ＸＡＤＤを増幅し、ロウデコ
ーダ回路１７に供給するものである。２３はコラムアド
レスバファ回路であり、アドレス信号ＹＡＤＤを増幅し
、コラムデコーダ回路１９に供給するものである。１７
は、ロウデコーダ回路であり、ロウアドレスバッファ回
路２２より供給された信号に基づいてワード線（ＷＬＯ
−ＷＬｎの何れかひとつ）を選択するものである。１９
は、コラムデコーダ回路であり、コラムアドレスバファ
回路２３により供給された信号に基づいてコラム線（Ｙ
Ｏ−Ｙｎの何れかひとつ）を選択するものである。１８
は、Ｙゲート回路であり、コラムデコーダ回路の出力を
受けて、ビット線ＢＬＯ−ＢＬｎを選択するものである
。

Ｙゲート回路１８はＴ２０〜Ｔ２２から成る。

Ｔ２３は、Ｙゲート回路によって選択されたビット線と
、センスアンプ１６との接続を制御するゲートトランジ
スタであり、Ｔ２４は書き込みデータ転送処理を行うゲ
ートトランジスタである。

ＰＧＭＩは書き込み／読み出し制御信号、ＤＲ３Ｔはデ
ータリセット信号、ＤＳＥＴはデータセット信号、ＷＬ
Ｄはワードライン全非選択制御信号、ＢＬＡは書き込み
データ転送制御信号をそれぞれ示し、内部制御情報ＳＤ
を構成する。

２０は内部信号発生回路であり、外部信号を受け、ＰＧ
’ＭＩ、ＤＲ３Ｔ、ＤＳＥＴ、ＷＬＤ。

ＢＬＡ等の、各機能回路の動作を制御する内部制御信号
を発生させる。

ｖＰＰは書き込み電源であり、通常は■ＣＣと同値、書
き込み時に１２〜２５（Ｖ）程度の電圧である。■ＣＣ
は通常使用電源であり、４〜６（Ｖ）程度である。

これ等により、本発明の実施例に係る不揮発性半導体記
憶装置を構成する。

第３．４図は、本発明の実施例のＥＰＲＯＭに係る動作
タイムチャートであり、第３図は、１ビット単位の書き
込み処理時、第４図は、同一ワード線に接続された複数
ビット同時書き込み処理時の動作タイミングチャートを
各々示している。

第３図において、書き込み処理は次の様に実行される。

まず、アドレス信号ＸＡＤＤ、ＹＡＤＤをロウアドレス
バッファ回路２２及びコラムアドレスバッファ回路２３
に、外部入力データＤＩＮをデータ人力バッファ回路１
５ｂに入力し、書き送用電源ＶＰＰを書き込み用の値に
上昇させる。

このことにより、アドレス信号ＸＡＤＤは、ロウアドレ
スバッファ回路２２で増幅された後、ロウアドレスデコ
ーダ回路１７に働き、書き込み対象ワード線が選択され
る。アドレス信号ＹＡＤＤは、コラムアドレスバッファ
回路２３で増幅された後、コラムアドレスデコーダ回路
１９に働き、外部入力データ転送対象コラム線が選択さ
れ、Ｙゲート回路に働く。

しかる後に、アウトプットイネーブル信号百百。

チップイネーブル信号ＣＥ、外部書き込み制御信号ＰＧ
Ｍの、各外部制御信号を書き込み状態にすることにより
、内部信号発生回路２０が内部制御信号を発生し、各機
能回路に働き、書き込み処理が実行される。

すなわち、まず、ワード線全体非選択制御信号ＷＬＤが
「Ｈ」となり、すべてのワード線ＷＬＯ〜ＷＬｎを非選
択状態にする。次いで、書き込みデータ転送制御信号Ｂ
ＬＡが「Ｈ」になることにより、データ人力バッファ回
路１５ｂで増幅された外部入力データＤＩＮは、ゲート
トランジスタＴ２４を介して、Ｙゲート回路１８に入力
され、Ｙゲート回路により選択されたビット線ＢＬを経
由して、選択ビット線ＢＬ対応の書き込み制御手段１２
のゲートトランジスタＴＩＯに転送される。

さらに、データセット信号ＤＳＥＴが「Ｈ」になること
により、各書き込み制御手段１２のゲートトランジスタ
ＴＩＯがｒｏｌ」Ｌ、、外部入力データは選択ビットＢ
Ｌ対応のフリップフロップ回路１３ａに一時記憶される
。なお、非選択ビット線ＢＬ対応の書き込み制御手段１
２のフリップフロ：シブ回路１３ａは、ゲートトランジ
スタＴ１゜が「ＯＮ」しても、対応ビット線がオープン
状態となっているため、状態変化しない。

この後、データセット信号ＤＳＥＴが「Ｌ」に、続いて
書き込みデータ転送制御信号ＢＬＡが「Ｌ」に、さらに
ワード線全非選択制御信号ＷＬＤが「Ｌ」に、各々復帰
しぐ外部入力データの書き込み制御手段１２のフリップ
フロップ１３ａへの一時記憶操作が終了する。この一時
記憶操作に要する時間は、数〔μＳ〕単位である。

さらにこの後、書き込み制御信号ＰＧＭＩが「Ｌ」とな
り、Ｙゲート回路１８とセンスアンプ１６との接続制御
トランジスタＴ２３に働き、これをｒＯＦＦＪさせ、コ
ラムデコーダ回路２３にも働き、コラム線（ＹＯ〜Ｙｎ
）を全非選択状態にする。

さらに、書き込み制御手段１２の二人力ＮＯＲゲートに
働き、フリップフロップ回路１３ａの出力との論理を得
て、書き込み対象のみのゲートトランジスタＴ１をｒＯ
ＮＪさせ、書き込み用電源■ＰＰをメモリセル２１の書
き込み対象メモリセルトランジスタの接続されたビット
線ＢＬにのみ供給する。同時に選択ワード線も高電圧に
制御され（詳細、図示せず）、書き込み対象メモリセル
トランジスタの書き込み処理が実行される。

ＰＧＭＩの「ＬＪの帰還は、書き込みに必要な時間だけ
設定されるが、これは外部制御信号ＰＧＭによって制御
され、０．１〜１（ｍｓ）程度の単位である。

なお、ＰＧＭＩの「Ｈ」への復帰直後、データリセット
信号ＤＲ３ＴがｒＨ」となり、全書き込み制御手段１２
のフリップフロップ回路１３ａの一時記憶内容をクリア
する。また、データリセット信号ＤＲ３Ｔは、書き込み
用電源■ＰＰが通常電源■ＣＣと同値の通常時には「Ｈ
」となっており、全書き込み制御手段１２のフリップフ
ロップ回路１３ａはクリア状態にある。

第４図は、同一ワード線に接続された複数（全数も可能
）ビット同時書き込み処理時における、動作タイミング
チャートを示したものである。

図において、まず、各ビット線ＢＬ対応の、書き込み制
御手段１２のフリップフロップ回路１３ａへの、外部入
力データの一時記憶操作が行われる。これは、外部制御
信号による外部入力データの一時記憶操作指示によって
行われる。

アドレス信号ＸＡＤＤ、ＹＡＤＤＯロウアドレスバッフ
ァ回路２２．コラムアドレスバッファ回路２３への入力
、及び外部入力データＤＩＮのデータ人力バッファ回路
１５ｂへの入力による準備状態の後、外部制御信号によ
る外部入力データの一時記憶操作指示によって、第３図
の動作の説明と同様に、ワード線全非選択制御信号ＷＬ
Ｄ、書き込みデータ転送制御信号ＢＬＡ、及びデータセ
ット信号ＤＳＥＴが、内部信号発生回路で生成され、一
連の外部入力データの一時記憶操作が行われる。

次に、コラムアドレス信号ＹＡＤＤを変更し、対応の外
部入力データに変更の上、再び外部制御信号による外部
入力データの一時記憶操作指示を行い、対応書き込み制
御手段１２のフリップフロップ回路１３ａへの一時記憶
操作を行う。以下、同様にしてビット線ＢＬＯ〜ＢＬｎ
について、対応の書き込みデータを対応の各フリップフ
ロップ回路１３ａに一時記憶させる。

ビット線ＢＬＯ−ＢＬｎまでの全ビット線対応のフリッ
プフロップ回路１３ａへの一時記憶処理が終了したの後
、外部制御信号により書き込み操作を指示する。内部信
号発生回路により、書き込み制御信号ＰＧＭＩが生成さ
れる。書き込み制御信号ＰＧＭＩに対する内部応答は、
第３図の動作と同様であり、メモリセルトランジスタへ
の書き込み電圧の印加が行われる。但し、第４図の動作
時は、全ての書き込み制御手段１２のフリップフロップ
回路１３ａに書き込みデータが一時記憶されており、全
てのゲート回路１４ａのゲートトランジスタＴ１が制御
対象となる。

従って、全てのビット線ＢＬＯ〜ＢＬｎに書き込み電源
ＶＰＰの供給制御が行われるため、選択されたワード線
に接続されたメモリトランジスタ（選択ワード線がＷＬ
Ｏの場合、Ｔｌｌ〜Ｔ１３）全てに同時に書き込みを行
うことができる。

なお、書き込み制御手段１２のフリップフロップ回路１
３ａのクリアは、データリセット信号ＤＲ３Ｔによって
行われるが、ＤＲ３Ｔは、−旦、書き込み操作が行われ
た後の、書き込みデータの一時記憶操作時、その直前に
行われる。従って、−回で書き込みが完了しなかった場
合、書き込みデータの一時記憶を再度実施することなく
、外部制御信号により、書き込み操作指示を繰り返すこ
とができる。

これにより、データ書き込み処理を高速に行うことがで
きる。

第５図に本発明に係る内部信号発生回路の構成図を示し
ている。

内部信号発生回路では、書き込み処理制御に必要な内部
制御情報ＳＤが生成される。

図において、ＣＢはチップイネーブル信号、ＯＥはアウ
トプットイネーブル信号、ＰＧＭは外部書き込み制御信
号、ＶＰＰは書き込み用電源であり、内部信号発生回路
に与える電源及び外部制御信号である。

内部信号発生回路では、ワード線全非選択制御信号ＷＬ
Ｄ、書き込みデータ転送制御信号ＢＬＡ、データセット
信号ＤＳＥＴ、データリセット信号ＤＲ３Ｔ及び書き込
み制御信号ＰＧＭｒ、高電圧センス回路反転出力信号Ｒ
が生成され、内部制御情報ＳＤを構成する。

また、第６図、７図は、本発明の実施例に係る内部信号
発生回路の各論理回路各部の信号を示している。

このようにして、本発明の構成例では、フリップフロッ
プ回路１３ａ及びゲート回路１４ａからなる書き込み制
御手段１２が、メモリセル２１の各ビット線ＢＬＯ〜Ｂ
Ｌｎ毎に接続されている。

このため、ワード線全非選択制御信号ＷＬＤ、書き込み
データ転送制御信号ＢＬＡ、データセット信号ＤＳＥＴ
、データリセット信号ＤＳＲＴ等により、外部入力デー
タＤＩＮが、フリップフロツブ回路１３ａに一時記憶さ
れ、その後、ゲート回路１４ａが一時記憶された外部入
力データＤＩＮに基づいて、例えば同一ワード線ＷＬＯ
に接続されたメモリトランジスタＴｌｌ〜Ｔ１３に同時
に書き込み電源■ＰＰを印加することが可能になる。

これにより、従来のバイト単位に書き込む方法に比べて
、同一ワード線に接続された全ビット同時に書き込むこ
とができ、書き込み処理の高速化を図ることが可能とな
る。

また本発明によれば、書き込み制御手段１２の高電圧部
の配線パターンと、入出力回路１５ａ。

１５ｂの低電圧部の配線パターンとが分離される。

さらに本発明によれば、書き込み処理時、コラム線（Ｙ
Ｏ−Ｙｎ）を高電圧にする必要がないため、コラムデコ
ーダ回路２３の高電圧部の配線パターンが不要になる。

従って、高電圧部の配線パターンにより形成される浮遊
容量による従来のような読み出し回路に寄生する負荷容
量の影響を取り除くことができる。

これにより、データ読み出し動作の高速化を図ることが
可能となる。

〔発明の効果］ 以上説明したように本発明によれば、同一ワード線に接
続されるメモリセルへのデータの書き込みを、全ビット
線同時に行うことができる。

このため、高速に書き込み処理をすることができ、従来
に比べて、実効書き込み処理時間の大幅な短縮を図るこ
とが可能となる。

また本発明によれば、高電圧部の配線パターンを原因と
する寄生負荷容量を低減することができる。従って、デ
ータ読み出し動作の高速化を図ることが可能となる。

これにより、書き込み専用装置の処理効率の向上を図る
こと、及び高性能の不揮発性半導体記憶装置を製造する
ことが可能となる。

【図面の簡単な説明】

第１図は、本発明の不揮発性半導体記憶装置に係る原理
図、 第２図は、本発明の実施例のＥＰＲＯＭに係る構成図、 第３図は、本発明の実施例のＥＰＲＯＭに係る動作タイ
ムチャート■（１ビット単位の書き込み処理時）、 第４図は、本発明の実施例のＥＰＲＯＭに係る動作タイ
ミングチャート■（同一ワード線に接続された複数ビッ
ト同時書き込み処理時）、第５図は、本発明の実施例に
係る内部信号発生回路の構成図、 第６図は、本発明の実施例に係る内部信号発生回路の動
作タイムチャート■、 第７図は、本発明の実施例に係る内部信号発生回路の動
作タイムチャート■、 第８図は、従来例に係るＥＰＲＯＭの構成図、第９図は
、従来例のＥＦＲＯＭに係る問題点の説明図である。 （符号の説明） ２１・・・メモリセル、 １２・・・書込み制御手段、 、１゛３・・・記憶手段、 １４・・・制御手段、 １５・・・入出力手段、 ＶＰＰ・・・書き込み用電源、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 Ｙ・・・コラム線、 ＤＩＮ・・・外部入力データ、 ＳＤ・・・内部制御情報。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリセル（２１）と、該メモリセル（２
   １）に接続されるビット線（ＢＬ）及びワード線（ＷＬ
   ）と、該ビット線（ＢＬ）毎に接続される書き込み制御
   手段（１２）とを具備し、前記書き込み制御手段（１２
   ）が、外部入力データ（ＤＩＮ）の一時記憶をする記憶
   手段（１３）と、 前記メモリセル（２１）への書き込み用電源（ＶＰＰ）
   の供給を制御する制御手段（１４）から成り、 前記外部入力データ（ＤＩＮ）のメモリセル（２１）へ
   の書き込みが内部制御情報（ＳＤ）に基づいて、行われ
   ることを特徴とする不揮発性半導体記憶装置。
2. （２）請求項１の書き込み制御手段（１２）は、外部デ
   ータ（ＤＩＮ）の入出力手段（１５）から分離され、前
   記メモリセル（２１）を挟間して、該入出力回路（１５
   ）と対向する位置に設けられることを特徴とする不揮発
   性半導体記憶装置。