JPH02206257A - Ａｔｍ交換通話路におけるバッファメモリ読出し制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＡＴＭ交換方式の通話路におけるバッファメ
モリ読出し制御方式に関する。

近年、広帯域ｌ５ＤＮの実現方式として、パケット交換
の帯域柔軟性と回線交換の時間透過性とを兼ねそなえた
、ＡＴＭを使ったＡＴＭ交換技術がＣＣＩＴＴで合意さ
れ、各機関で研究が盛んに行なわれている。

［従来の技術］ かかるＡＴＭ交換方式では、情報流をセルと呼ばれるヘ
ッダ付きの固定長ブロックを単位に統計多重した入出力
ハイウェイ間で、宛先の書かれたヘッダを見ながらセル
の交換を行なう。

その際、セルの衝突回避のため、第９図に示すごとく、
出力ハイウェイ＃１〜＃ｎ毎に入力ハイウェイの数ｍだ
けバッファメモリ（Ｆ　Ｉ　Ｆ○メモリ；先入れ先出し
メモリ）１−１１〜１−ｍｎが設けられている。

そして、これらのバッファメモリ１−ｉｊ（ｉ＝１〜ｍ
、ｊ＝１〜ｎ）の読出しは次のようにして行なわれてい
る。すなわち、今、出力ハイウェイ＃１に着目すると、
第１０図に示すように、各バッファメモリ１−１１〜１
−　＋ｎ　１からのセルの有無情報［エンプティ　（Ｅ
ｎ＋ｐｔｙ）フラグ；このフラグは１でセル有、０でセ
ルなしを意味する］によりバッファメモリ１−１１〜１
−ｍｌからのセルの読出しを制御し出力ハイウェイ＃１
へ送出する読出し順序制御装置１００をそなえており、
この読出し順序制御装置１００が各バッファメモリ１−
１１〜１−ｍ１にポーリングをかけていくことにより、
出力ハイウェイの送出権はバッファメモリ１−１１から
バッファメモリ１−ｍｌへと順次移行していくようにな
っている。なお、バッファメモリ１−ｍｌの次はバッフ
ァメモリ１−１１へ戻る。

そしてこの場合、送出権を与えられたバッファメモリは
セルが蓄積されていれば、セルを出力ハイウェイへ送出
するが、もしセルが蓄積されていなければ、次のバッフ
ァメモリへ送出権を渡す。

なお、他の出力ハイウェイ＃２〜＃ｎについても同様で
ある。

［発明が解決しようとする課題］ ところで、ＡＴＭ交換方式では、様々なトラヒックのサ
ービスを収容するため、セルがバースト的に発生する。

従って、この場合は、瞬時に特定のバッファメモリにセ
ルが集中するが、従来は、このような場合の対処はして
いないので、セルの集中したバッファメモリがオーバー
フローを起こし、セルの廃棄が生じる。

そこで、かかるセルの廃棄を避けるためには、バッファ
メモリを大きくすることが考えられるが。

これではコスト的に不利になるほか、バッファメモリに
セルが蓄積される時間が長くなるので、伝送遅延が長く
なるという問題点がある。

本発明は、このような問題点を解決しようとするもので
、バッファメモリのセル蓄積量情報に基づき、バッファ
メモリからのセルの読み出しを制御できるようにして、
バッファメモリ容量を大きくして伝送遅延を長くするこ
となく、セル廃棄を極力抑制できるようにした、ＡＴＭ
交換通話路におけるバッファメモリ読出し制御方式を提
供することを目的とする。

［課題を解決するための手段］ 本発明も、第９図に示すごとく、ｍ個の入力ハイウェイ
とｎ個の出力ハイウェイとの間で、セルの交換を行なう
もので、入出力ハイウェイの交叉部にセル衝突回避用バ
ッファメモリ１−ｉｊが合計量ｎ個設けられたものに適
用されるが１本発明の詳細な説明するに当たっては、前
述の従来例の場合と同様に、出力ハイウェイ＃１につい
て説明する。

さて、第１図は本発明の原理ブロック図であるが、この
第１図において、１−１１〜１−ｍｌはセル衝突回避用
バッファメモリで、このバッファメモリ１−１１〜１−
ｍｌは、出力ハイウェイ＃１に入力ハイウェイの数ｍだ
け設けられている。

２−１１〜２−ｍｌはセル蓄積量測定装置で、セル蓄積
量測定装置２−１１〜２−ｍｌは、入力ハイ９１４４１
〜４ｍ毎のバッファメモリのセル蓄積量を測定するもの
である。

３はセル読出し順序制御装置で、このセル読出し順序制
御装置３は、各セル蓄積量測定装置２−１１〜２−ｍｌ
からのセル蓄積量情報に基づき、バッファメモリ１−１
１〜１−ｍｌからセルを読み出して、これを出力ハイウ
ェイ＃１へ送出するのを制御するものである。

なお、他の出力ハイウェイ２〜＃ｎについても、上述の
出力ハイウェイ＃１の場合と、同様の構成になっている
。

［作　用コ 上述の構成により、セル蓄積量測定装置２−１１〜２−
ｍｌによって、入力ハイ９１４４１〜４ｍ毎のバッファ
メモリのセル蓄積量が測定され、セル読出し順序制御装
置３で、各セル蓄積量測定装置２−１１〜２−ｍｌから
のセル蓄積量情報に基づき、バッファメモリ１−１１〜
１−ｍｌからセルを読み出すことにより、セルの出力ハ
イウェイ＃１への送出を制御する。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

さて、本実施例では、−例として第２図に示すように４
個の入力ハイウェイと４個の出力ハイウェイとの間で、
セルの交換を行なう場合についてのもので、入出力ハイ
ウェイの交叉部にセル衝突回避用バッファメモリ１−ｉ
ｊ　　（ｉ＝１〜４＋Ｊ＝１〜４）が合計４Ｘ４個設け
られている。

次に、これらのバッファメモリ１−ｉｊの読出し制御に
ついて説明するが、説明を簡単にするため、かかる読出
し制御についても、出力ハイウェイ＃１に着目して説明
する。

すなわち、第３図に示すように、１本の出力ハイウェイ
＃１に４本の入力ハイウェイ＃１〜＃４から非同期でセ
ルを送出するために、各入力ハイウェイ毎に設けられた
セル衝突回避用バッファメモリ（ＦＩＦ○メモリ）１−
１１〜１−４１毎に、バッファメモリ制御部４−１１〜
４−４１が設けられている。

そして、これらのバッファメモリ制御部４−１１〜４−
４１は、読出し制御線５を介して相互に接続されている
が、この読出し制御線５には、バッファメモリ制御部４
−１１→４−２１→４−３１→４−４１→４−１１の順
でトークン（Ｔｏｋｅｎ；識別子）が巡回している。

ところで、バッファメモリ制御部４−１１は。

入力ハイウェイ毎のバッファメモリ１−１１のセル蓄積
量を測定するセル蓄積量測定装置と、各セル蓄積量測定
装置からのセル蓄積量情報に基づきバッファメモリ１−
１１からセルを読み出してこれを出力ハイウェイ＃１へ
送出するのを制御するセル読出し順序制御装置との両機
能を有するものであるが、このために、バッファメモリ
制御部４−ｉｌは、第４図に示すように、書き込み制御
部４ｌ−ｉｌ、レベルカウンタ４２−ｉｌ、バスカウン
タ４３−ｉｌ、トークンレジスタ４４−ｉｌ。

読出し順序制御部４５−ｉｌ、読出し制御部４６−ｉ　
１．ゲート４７−ｉｌをそなえて構成されている。

ここで、書き込み制御部４ｌ−ｉｌは、書き込みクロッ
クによりセルをバッファメモリ１−１１に容積するする
ための制御を行なうもので、レベルカウンタ４２−ｉｌ
は、書き込み制御部４１−１１の書き込み量と読出し順
序制御部４５−ｉｌの読出し量からバッファメモリ１−
１１の蓄積量を検出して、優先度レベルを決めるもので
ある。

パスカウンタ４３−ｉｌは、トークンを通過させる回数
を保持するもので、トークンレジスタ４４−１１は、上
流のバッファメモリ制御部４−ｉ１からのトークンを保
持するものである。

読出し順序制御部４５−ｉｌは、レベルカウンタ４２−
ｉｌ、パスカウンタ４３−ｉｌおよびトークンレジスタ
４４−ｉｌの内容により、出力ハイウェイの送出権を決
めて読出し制御部４６−１１、ゲート４７−ｉｌへ読出
し許可信号を送出するもので、読出し制御部４６−ｉｆ
は、読出し順序制御部４５−ｉｌからの読出し許可信号
によりバッファメモリ１−１１に蓄積されているセルの
読出しを制御するものである。

ゲート４７−ｉｌは、読出し順序制御部４５−１１から
の読出し許可信号によりゲート４７−１１をあけてセル
を出力ハイウェイへ送出するものである。

なお、読出し制御線５を巡回するトークンには、第５図
に示すように、トークンを書き換えたバッファメモリ番
号（トークン使用者ナンバー）と、そのときのバッファ
メモリ１−１１の優先度レベル（トークン使用者レベル
）とが書き込まれている。

また、優先度レベルは、第６図に示すように、セルが蓄
積されていなければ、「０」、その他セルの蓄積量に応
じて段階的に低い順から「１」。

ｒ２Ｊ　、ｒ３Ｊ　、ｒ４Ｊというように割り付けられ
ている。

このような構成により、上記のバッファメモリ制御部４
−１１での読出し順序制御シーケンスを第８図を用いて
説明する。

まず、ステップＳ１で、レベルカウンタ４２−１１がＯ
かどうかを判定し、０でなければ、ステップＳ２で、レ
ベルカウンタ値と上流側から入力されてきたトークンの
レベルとを比較する。もし。

レベルカウンタ値の方が上流側から入力されてきたトー
クンのレベルより大きい場合は、読出し順序制御部４５
−ｉｌは読出し許可信号を出し、これにより、バッファ
メモリ１−１１の読出しおよび出力ハイウェイ＃１への
送出が行なわれ（ステップＳ３）、トークン使用者ナン
バーを自分の番号にすると共に、トークン使用者レベル
をレベルカウンタ値にしくステップＳ４）、更にはパス
カウンタ値を０にする（ステップＳ５）。

これにより、自己のレベルカウンタ値が上流側から入力
されてきたトークンのレベルより大きい場合は、バッフ
ァメモリ１−１１からの読出しが即座に行なわれるとと
もともに、トークンを、自己のものに関する情報に書き
換えて下流側へ送ることが行なわれる。

一方、レベルカウンタ値が上流側から入力されてきたト
ークンのレベル以下の場合は、ステップＳ６で、パスカ
ウンタ値が０かどうかを判定し、０でなければ、ステッ
プＳ７で、パスカウンタ値、から１を引いてからステッ
プＳ１へ戻る。これにより、このバッファメモリ１−１
１からの読出しが１回バスされたことになる。

その後、何回か読出しをパスさ、れで、ステップＳ６で
、パスカウンタ値が０になると、読出し順序制御部４５
−ｉｌは読出し許可信号を出し、これにより、バッファ
メモリ１−１１の読出しおよび出力ハイウェイ＃１への
送出が行なわれ（ステップＳ８）、更にその後は、ステ
ップＳ９で、入力されてきたトークン使用者ナンバーが
自分の番号と一致するかどうかを判定する。もし一致し
なければ、ステップＳ１０で、入力されてきたトークン
レベルから自己のレベルカウンタ値を引いたものをパス
カウンタ値として設定する。これにより、パスカウンタ
値が、入力されてきたトークンレベルとの相対差に基づ
いて再設定される。

また、ステップＳ９で、入力されてきたトークン使用者
ナンバーが自分の番号と一致すれば、ステップＳｌｌで
、入力されてきたトークン使用者ナンバーおよびトーク
ンレベルをそれぞれ自己の番号および自己のレベルカウ
ンタ値とし、更にステップＳ１２で、パスカウンタ値を
０にする。

つぎに、バッファメモリ１−４１の優先レベルが「４」
で、バッファメモリ１−３１の優先レベルが「１」で、
他のバッファメモリの優先レベルは「０」とした場合を
例にして、その動作を簡単に説明する。

この場合は、トークンの優先度レベルは「４」。

書き換えたバッファメモリ番号は「１」となるので、読
出し頻度は次のようになる。即ち、バッファメモリ１−
４１がトークンが到着する度に毎回（パス回数；４−４
＝Ｏ）　、バッファメモリ１−３１がトークンが４回到
着する度に１回（パス回数；４−１＝３）、他のバッフ
ァメモリが５回到着する度に１回（パス回数；４−０＝
４）、それぞれセルを出力ハイウェイ＃１へ送出するこ
とかできる。

このようにセルの到着の多い（セル蓄積量の多い）バッ
ファメモリは読出し頻度が高く、セルの到着の少ない（
セル蓄積量の少ない）バッファメモリは読出し頻度が低
くなるので（第７図参照）各バッファメモリ１−ｉ１の
セル蓄積量を均等化することができ、その結果、バッフ
ァメモリ容量を大きくして伝送遅延を長くすることなく
、セル廃棄を極力抑制することができる。

なお、他の出力ハイウェイ＃２〜＃ｎについても、上述
の出力ハイウェイ＃１の場合と、同様の構成になってお
り、従って同様の作用効果が得られるものである。

［発明の効果コ 以上詳述したように、本発明のＡＴＭ交換通話路におけ
るバッファメモリ読出し制御方式によれば、バースト性
の情報により瞬時に特定のバッファメモリにセルが集中
しても、セルの蓄積量に応じてバッファメモリの読出し
頻度を変化させることができるため、各バッファメモリ
のセル蓄積量を均等にすることができ、これにより入力
ハイウェイ間でのセル待ち時間のバラツキを小さくする
ことができ、更に特定のバッファメモリがオーバーフロ
ーを起こすことがなくなって、セルの廃棄率を抑制する
ことができるほか、セル廃棄を避けるため、バッファメ
モリの容量を大きくする必要もなく、そのため、伝送遅
延が長くなるといったことも防止できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図。 第２図は本発明の一実施例に適用されるＡＴＭ交換方式
の通話路を概略的に示す図、 第３図は本発明の一実施例を示すブロック図、第４図は
バッファメモリおよびバッファメモリ制御部を示すブロ
ック図、 第５図はトークンの構成を示す図、 第６図はセル蓄積量と優先度レベルとの関係を示す図、 第７図はセル蓄積量と読出し頻度との関係を示す図。 第８図は読出し順序制御シーケンスを説明するフローチ
ャート、 第９図は一般的なＡＴＭ交換方式の通話路を概略的に示
す図、 第１０図は従来例を示すブロック図である。 ４ｌ−ｉｌ書き込み制御部、 ４２−ｉｆはレベルカウンタ、 ４３−ｉｌはパスカウンタ、 ４４−ｉｌはトークンレジスタ、 ４５−ｉｌは読出し順序制御部、 ４６−ｉｌは読出し制御部、 ４７−ｉｌはゲート。 ５は読出し制御線である。 図において、 １−ｉｊはバッファメモリ、 ２−ｉｊはセル蓄積量測定装置。 ３はセル読出し順序制御装置。 ４−ｉｊはバッファメモリ制御部、 本命：ＥＦ＜ｎ−実施分１に１グ敷るＡＴＭ文換方弐ハ
通鈷路と概酩荊１４１図第２図 トークンの講ハ１示Ｔ図 第５図 セル民 七ル冨目責量 せル蓄積ｔ〔優先戻し〜ルｋｎｌｖｌ係１示す口笛６図 ぜル蓄積量 ｔル１目貢ｌとをし出し頻濱ヒｎ閲イ祭Ｌホ亨１ｄ第７
図

Claims (1)

1. 【特許請求の範囲】 非同期多重されたセルを入力ハイウェイと出力ハイウェ
   イとの間で交換するＡＴＭ交換方式の通話路において、 該出力ハイウェイ毎に該入力ハイウェイの数だけ設けら
   れたセル衝突回避用バッファメモリ（１−ｉｊ）と、 該入力ハイウェイ毎の該バッファメモリ（１−ｉｊ）の
   セル蓄積量を測定するセル蓄積量測定装置（２−ｉｊ）
   と、 該各セル蓄積量測定装置（２−ｉｊ）からのセル蓄積量
   情報に基づき該バッファメモリ（１−ｉｊ）からセルを
   読み出して該出力ハイウェイへ送出するのを制御するセ
   ル読出し順序制御装置（３）とをそなえて構成されたこ
   とを 特徴とする、ＡＴＭ交換通話路におけるバッファメモリ
   読出し制御方式。