JPH02206771A - パターン発生装置及びパターン発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号パターンの発生技術に関し、例えば半導体
集積回路の論理検証のために用いる入力検査系列゛や出
力期待値系列の形成に適用して有効な技術に関するもの
である。

〔従来技術〕

論理ＬＳＩなどの各種半導体集積回路の論理検証は、被
試験ＬＳＩに一連の入力検査系列を印加し、その出力応
答系列の正当性を出力期待値系列と比較したりして行わ
れる。被試験ＬＳＩは単なるゲートのような組合せ回路
だけでなく順序回路も含み、その論理深度は相当深くな
っているため、入力検査系列や出力期待値系列などのテ
ストパターンは、真理値表やプール式で表されるような
単なる論理値情報だけでは足りず、タイミングも考慮さ
れなければならない。従来、半導体集積回路の論理検証
に利用されるテストパターンは、タイミング発生器から
出力される基準タイミングを周期として、パターン発生
器から出力される論理パターンとタイミング発生器で発
生される所要のクロック信号とをフォーマツタで論理合
成したりして、ＲＺ（リターン・トウー・ゼロ）やＮＲ
Ｚ（ノン・リターン・トウー・ゼロ）のような所定のタ
イミングを持つ波形モードを選択して生成される。この
ように従来は、設定された所定の周期に従って論理値を
取り出し、取り出した論理値に従ってその対応周期の波
形を所定の波形モードに従って決定する。

尚、半導体集積回路のテスト装置におけるテストパター
ンの形成技術について記載された文献の例としては１９
８６年３月株式会社マーコム・インターナショナル発行
のｒｓＥＭＩｃＯＮ　ＮＥＷＳＪ　Ｐ５４〜Ｐ６２があ
る。

〔発明が解決しようとする課題〕

しかしながら、従来のように所定の周期に従って論理値
を取り出し、取り出した論理値に従ってその対応周期の
波形を所定の波形モードに従って決定するという技術で
は、形成可能なテストパターンがそのためのハードウェ
アによって制限されるという問題点があった。すなわち
、設定可能な周期の最小から最大の範囲や設定可能な波
形モードの種類などにより、形成可能なテストパターン
の波形や変化タイミングの種類は制限を受ける。

このような制限を受けると、半導体集積回路の高集積化
や論理の複雑化に伴って外部端子の数が増える状況にあ
っては、同時に多数の外部端子に異なるタイミングもし
くは波形のテストパターンを供給して論理の検証を行う
ことが難しくなってしまう。

更に、今日半導体集積回路の高集積化や論理の複雑化に
伴いその論理設計の自動化が進むなかで、その過程で得
られるＬＳＩの論理シミュレーシＪンの結果を実際のＬ
ＳＩの論理検証とリンクさせること、即ちデバイスの自
動設計とデバイステストとの一元化を図るようにするこ
とが、半導体集積回路のＴＡＴ　（ターン・アラウンド
・タイム）の短縮化に望ましいこととされるが、−膜内
に論理シミュレーション結果は論理的な事象の変化を時
間の流れに従って表現する形式を採るため、従来のよう
に所定の周期に従って論理値を取り出し、取り出した論
理値に従ってその対応周期の波形を所定の波形モードに
従って決定するという技術でテストパターンを形成する
のでは、論理シミュレーション結果を容易にＬＳＩのテ
ストにリンクさせることができない。

本発明の目的はハードウェアに制限されることなく任意
のパターンを容易に形成することができるパターン発生
装置並びにパターン発生方法を提供することにある０本
発明の別の目的は、論理シミュレーシ３ン結果を容易に
ＬＳＩのテストにすンク可能とするパターン発生装置並
びにパターン発生方法を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、論理値の遷移状態を示す一連の論理値遷移情
報と、その論理値遷移情報における論理値の変化時期を
示す遷移時間情報とを対応させ、その論理値遷移情報を
遷移時間情報に基づいて定義される時間に従って順次記
憶手段から読み出しながら、論理的な事象の変化を時間
の流れに従ったパターンとして形成する手法を採用し、
さらにはこの手法をパターン発生装置に採用するもので
ある。

斯る手法によって半導体集積回路の入力検査系列又は出
力期待値系列を形成するとき、１つの信号もしくはパタ
ーン毎にその手法によるパターン発生ユニットを構成す
ることができる。

〔作　用〕

上記した手段によれば、論理的な事象の変化は、遷移時
間情報に応する時間の流れに従って所定の論理値とタイ
ミングをもったパターンとして形成される。このことは
、論理値遷移情報や遷移時間情報をプログラマブルに変
化させることにより、ハードウェアに制限されることな
く任意のパターンを容易に形成することを達成するよう
に作用するものである。

そして、論理値の遷移状態を示す一連の論理値遷移情報
と、その論理値遷移情報における論理値の変化時期を示
す遷移時間情報とを対応させるというパターン形成手法
は、論理的な事象の変化を時間の流れに従って表現した
論理シミュレーション結果の形式に基本的に整合し、Ｌ
ＳＩの論理シミュレーション結果を実際のＬＳＩのテス
トに容易にリンク可能にするものである。

また、被検査対象半導体集積回路の外部端子毎に入力検
査系列や出力期待値系列を形成するように、ユニット化
してパターン発生部を構成しておくことは、必要な信号
パターンだけを他の信号パターンに影響を与えることな
く容易に変更可能に作用する。

〔実施例〕

第９図には被検査ＬＳＩに対する論理検証用ＬＳＩのブ
ロック図が示される。同図に示される論理検証用ＬＳＩ
Ｉは、ＬＳＩのテストシステムに適用されるものであり
、例えばマイクロプロセッサなどのランダムロジックＬ
ＳＩのような被検査ＬＳＩ２に出力ポート３を介して一
連の検査パターンを印加し、その出力応答を入力ポート
４がら取り込んでその正当性を出力期待値パターンと比
較することによって、被検査ＬＳＩ２の論理検証をサポ
ートするものである。この論理検証用ＬＳＩ１に対する
システム制御はホストインタフェース５を介して結合さ
れるホストシステム６が行うようになっている。このホ
ストシステム６は、ホストプロセッサを中心に、キーボ
ードやデイスプレィ、プリンタ並びに磁気ディスク装置
やフロンピーディスク装置などの周辺装置を持ち１例え
ばＣＡＤ　（コンピュータ、・エイデツド・デザイン）
システムやエンジニアリングワークステーションなどを
構成する。

論理検証用ＬＳＩＩは、公知の半導体集積回路製造技術
によりシリコンのような１個の半導体基板に形成されて
いる。この論理検証用ＬＳＩＩはホストインタフェース
５に接続する内部バス１０を有し、この内部バス１０に
、当該ＬＳＩＩの全体的な制御を司るプロセッサ１１、
このプロセッサ１１のワーク領域やデータバッファなど
として利用されるメモリ１２、ダイレクト・メモリ・ア
クセス・コントローラ１３、被検査ＬＳＩ２に出力ポー
ト３を介して一連の検査パターンを供給する検査パター
ン発生部１４、そして検査パターンに対する被検査ＬＳ
Ｉ２の出力応答と比較されるべき出力期待値パターンを
形成する期待値パターン発生部１５などが結合されてい
る。入力検査パターンを受ける被検査ＬＳＩ２の出力応
答は、入力ポート４を介して比較判定部１６に与えられ
、この比較判定部１６により出力期待値パターンと比較
される。この比較判定部１６による比較タイミングは、
入力検査パターンの供給から出力応答を得るまでの時間
を考慮して、比較タイミング生成部１７が与える。比較
判定部１６におけるパス／フェイルどの判定結果や不良
位置はフェイル解析メモリ部１８に記憶され、その記憶
内容は後からプロセッサ１１やダイレクト・メモリアク
セス・コントローラ１３の制御に基づいてホストシステ
ム６に与えられることになる。尚、論理検証用ＬＳＩＩ
の内部動作はもとより被検査ＬＳＸ２の動作も所定のク
ロック信号によって相互に同期動作されるようになって
いる。

第１図には上記検査パターン発生部１４の一例が示され
る。同図に示される検査パターン発生部１４は、出力ポ
ート３の出力端子に１対１対応するｎ個のユニット１４
Ｕ１〜１４Ｕｎから成り、各ユニット１４Ｕ、、〜１４
Ｕｎは出力すべき信号パターンを独立して形成可能にな
っている。夫々のユニット１４Ｕ工〜１４Ｕｎは相互に
同じ構成を有し、その詳細が代表的に示されているユニ
ット１４Ｕ１は、高速アクセス可能なＳＲＡＭ　（スタ
ティック・ランダム・アクセス・メモリ）のようなメモ
リ２０を有する。このメモリ２０には。

被検査ＬＳＩ２の所定の入力端子に与えるべき検査パタ
ーンの論理値の遷移状態を示す一連の論理値遷移情報と
その論理値遷移情報における論理値の変化時期を示す遷
移時間情報とを、対にしてアクセス可能に、所定の先頭
アドレスから順番に格納される。

ここで論理値遷移情報と遷移時間情報の一例について説
明する。例えば第２図に示される仮想的な時間軸を上の
波形ｉに応する論理値遷移情報と遷移時間情報とは、時
刻Ｔｏを時間軸ｔの原点とするとき、第３図（Ａ）のよ
うに原点ＴＯから始まる波形の論理値「０」が変化され
る時刻Ｔ４とその時刻Ｔ４までの論理値「０」との対１
時刻Ｔ４から始まる波形の論理値「１」が変化される時
刻Ｔ６とその時刻Ｔ６までの論理値「１」との対という
ような組合せにより順次表現され、この表現においてデ
ィジタルコード化された時刻Ｔ４゜Ｔ６．・・・が遷移
時間情報Ｔｉとされ、論理値ｒＱＪ「１」、・・・が論
理値遷移情報Ｌｉとされる。また、第２図に示される仮
想的な時間軸を上の波形ｊに応する論理値遷移情報と遷
移時間情報とは、ＴＯを時間軸ｔの原点とするとき、第
３図（Ｂ）のように原点ＴＯから始まる波形の論理値ｒ
ＯＪが変化される時刻Ｔ１とその時刻ＴＩまでの論理値
「０」との対１時刻Ｔ１から始まる波形の論理値「１」
が変化される時刻Ｔ５とその時刻Ｔ５までの論理値「１
」との対、時刻Ｔ５から始まる波形の論理値［０」が変
化される時刻Ｔ７とそのその時刻Ｔ７までの論理値「０
」との対というような組合せにより順次表現され、この
表現においてディジタルコード化された時刻Ｔｌ、Ｔ５
．Ｔ７゜・・が遷移時間情報Ｔｊとされ、論理値ｒＯＪ
　。

ｒ、ｔＪ　、　　ｒＯＪ　、・・・が論理値遷移情報Ｌ
ｊとされる。同様に、第２図に示される仮想的な時間軸
り上の波形ｋに応する論理値遷移情報と遷移時間情報と
は、Ｔｏを時間軸上の原点とするとき、第３図（Ｃ）の
ように原点Ｔｏから始まる波形の論理値ｒＯＪが変化さ
れる時刻Ｔ２とその時刻Ｔ２までの論理値「ＯＪとの対
、時刻Ｔ２から始まる波形の論理値ｒｌＪが変化される
時刻Ｔ５とその時刻Ｔ５までの論理値ｒｌＪとの対とい
うような組合せにより順次表現され、この表現において
ディジタルコード化された時刻Ｔ２．Ｔ５．甲が遷移時
間情報Ｔｋとされ、論理値ｒＯＪ　、ｒｌＪ　、・・・
が論理値遷移情報Ｌｋとさ九る。尚、ディジタルコード
化された遷移時間情報における原点ＴＯは全ビットＯに
対応される。

このような論理値遷移情報及び遷移時間情報は、論理的
な事象の変化を時間の流九に従って表現する形式を持つ
コンピュータ上でのＬＳＩの論理検証のための論理シミ
ュレーション結果を利用して得ることができる。例えば
、被検査ＬＳＩ２に対する論理シミュレーション結果に
おける特定入力端子Ｐｉ、Ｐｊ、Ｐｋの入力状態に着目
した場合、この入力の変化は、第４図に示されるように
、論理シミュレーションの基準となるような仮想的な時
間の流れを表現するような時間情報Ｔに従った論理値情
報りの変化として与えられる。このような時間情報Ｔと
論理値情報りが第２図に示されるような信号波形ｉ＋　
ｊ＋　ｋを意味するとき、第４図の入力端子Ｐｉに対応
する論理値情報りが論理「０」から論理「１」に変化す
るときの時間情報Ｔ４とその変化が起こる前の論理値「
０」との組合せのように、実線で結ばれた情報のペアに
よって上記遷移時間情報Ｔｉと論理値情報Ｌｉが得られ
、同様に第４図における破線で結ばれたペアによって上
記遷移時間情報Ｔｊと論理値情報Ｌｊが得られ、第４図
における２点鎖線で結ばれたペアによって上記遷移時間
情報Ｔｋと論理値情報Ｌｋが得られる。

このように論理シミュレーション結果を利用して容易に
得ることができる上記遷移時間情報や論理値遷移情報は
、ホストシステム６が保有する当該論理シミュレーショ
ン結果に基づいて算出されてメモリ２０に転送され、対
を成す論理値遷移情報と遷移時間情報のペアが同一アド
レスに配置されるように夫々の情報のペアが所定の先頭
アドレスから順番に格納されていく。例えば検査パター
ン発生部１４のユニット１４Ｕ工には遷移時間情報Ｔｉ
と論理値遷移情報Ｌｉが時系列で順番に格納され、ユニ
ット１４Ｕ２には遷移時間情報Ｔｊと論理値遷移情報Ｌ
ｊが時系列で順番に格納され、またユニット１４Ｕ３に
は遷移時間情報Ｔｋと論理値遷移情報Ｌｋが時系列で順
番に格納される。

上記メモリ２０のアクセスアドレスはアドレスカウンタ
２１によって生成される。このアドレスカウンタ２１は
、上記プロセッサ１１によって初期化され、その後はコ
ンパレータ２２の一致検出信号φｃｏｍｐのアサート毎
に順次インクリメントされる。アドレスカウンタ２１の
出力に従ってメモリ２０がリードアクセスされると、対
を成す遷移時間情報Ｔｉと論理値遷移情報Ｌｉの内の１
組が同時に読み出される。読み出された論理値遷移情報
はラッチ回路２４に供給され、また、読み出された遷移
時間情報は上記コンパレータ２２に供給される。

コンパレータ２２にはクロック信号ＣＬＫを計数する計
時カウンタ２５の計数値が逐次供給され、この計数値と
上記遷移時間情報との一致をそのコンパレータ２２が比
較判定する。上記計時カウンタ２５は例えばアドレスカ
ウンタ２１がリセットされるタイミングに同期して初期
値から計時動作を開始する。この動作の開始はプロセッ
サ１１によって指示される。遷移時間情報Ｔ　ｉは時間
軸上において仮想的な時間をディジタルコードで表した
論理的な情報であり、この仮想的な時間情報と物理的な
時間との対応は計時カウンタ２５による計時速度即ちク
ロック信号ＣＬＫの周波数によって規定される。例えば
計時カウンタ２５の計数値が、最初にコンパレータ２２
に与えられる遷移時間情報「０〜１００Ｊ　　（Ｔ４）
に到達したとき。

アドレスカウンタ２１がインクリメントされ、これによ
って次の遷移時間情報「Ｏ〜１１０」と論理値遷移情報
「１」が同時にメモリ２０から読み出される。このよう
にメモリ２０は、遷移時間情報とクロック信号ＣＬＫの
周波数とによって決定される物理的な時間間隔に従って
順番にリードアクセスされる。

斯る物理的な時間間隔毎にメモリ２０から読み出される
論理値遷移情報はそのまま出力ポート３に供給してもよ
いが、特に本実施例ではラッチ回路２４を介して出力ポ
ート３に与えられる。このラッチ回路２４は、アドレス
カウンタ２１が初期化されるタイミングに同期して最初
の論理値遷移情報である論理値「０」をラッチし、その
後はコンパレータ２２から出力される一致検出信号φＣ
ｏｍｐのアサートタイミングに同期してビットデータを
ラッチする。特にこのラッチ回路２４は。

メモリ２０に与えられるアドレス信号が変化されてから
出力が確定するまでの遅延時間分だけ少なくともラッチ
タイミングを遅延させるような論理を有し、その遅延時
間は、一致検出信号φｃｏｍｐのアサートタイミングや
アドレスカウンタ２１に対する初期化タイミングを基準
にクロック信号ＣＬＫの所定サイクル数分とされる。こ
れにより。

遷移時間情報とクロック信号ＣＬＫの周波数とによって
決定される物理的な時間間隔に従ってメモリ２０がリー
ドアクセスされるとき、メモリ２０のアクセス遅延時間
の如何に拘らず、ユニツ１−１４Ｕ工の外部に与えられ
る論理値遷移情報の変化タイミングはクロック信号ＣＬ
Ｋに同期する。

このように検査パターン発生部１４は、論理値の遷移状
態を示す一連の論理値遷移情報と、その論理値遷移情報
における論理値の変化時期を示す遷移時間情報とを対応
させてメモリ２０に保有し、その論理値遷移情報を遷移
時間情報によって定義される時間に従って順次メモリ２
０から読み出すことにより、論理的な事象の変化を時間
の流れに従ったパターンとして形成することができる。

本実施例に従うと１例えば検査パターン発生部１４のユ
ニット１４Ｕ□〜１４Ｕ、から夫々出力される検査パタ
ーンＤｉ、Ｄｊ、Ｄｋは第２図に示される波形１ｒ　Ｊ
ｙ　ｋに対応され、そのときの仮想的な時間軸ｔの単位
間隔はクロック信号ＣＬＫの周期によって決定される。

この検査パターン発生部１４において、メモリ２０に格
納する論理値遷移情報や遷移時間情報をプログラマブル
に変化させることにより、任意の検査パターンをハード
ウェアに制限されることなく容易に形成することができ
る。特に本実施例の検査パターン発生部１４は、被検査
ＬＳＩの外部端子毎に検査パターンを形成するようにユ
ニット化されているから、検査パターンの変更などに際
しては必要なパターンの遷移時間情報や論理値遷移情報
だけを他の検査パターンに影響を与えることなく容易に
変更することができる。そして、クロック信号ＣＬＫの
周波数を選択することにより、検査パターンのデユーテ
ィ−もしくはパルス幅などは任意に決定される。

第５図には検査パターン発生部１４のその他の例が示さ
れる。第５図に示される検査パターン発生部１４は、第
１図に示されるユニット１４Ｕ工〜１４Ｕｎを１つにま
とめた点が相違する。斯る構成においてメモリ２０に格
納される遷移時間情報Ｔａ及び論理値遷移情報Ｌａは、
例えば第４図の論理シミュレーション結果を利用して第
２図に示されるような波形１ｙ　ｊ＋　ｋを得る場合、
各波形に対応する論理値遷移情報Ｌａに対して遷移時間
情報Ｔａが共通化され、第６図に示されるような態様に
なる。この構成においては、検査パターン発生部１４の
構成は簡素化されるが、各波形に対応する論理値遷移情
報Ｌａに対して遷移時間情報Ｔａが共通化されているた
め、特定外部端子に対応する波形を修正するために遷移
時間情報や論理値遷移情報を部分的に変更する場合、そ
の変更は第１図の構成に比べて容易ではなくなる。

第７図には検査パターン発生部１４の更に別の例が示さ
れる。第１図及び第５図の説明では論理値遷移情報にお
ける論理値の変化時期を示す遷移時間情報は原点ＴＯを
基準とする連続的な時間軸上の時間情報として与えられ
ているが、第７図に示される検査パターン発生部１４は
、論理値の変化点相互間の間隔時間を遷移時間情報とす
る場合に適合する構成になっている２例えば、第４図の
論理シミュレーション結果を利用して第２図に示される
ような波形ｉを得る場合、遷移時間情報Ｔｉｔと論理値
遷移情報Ｌｉｔは、第８図のように原点ＴＯから始まる
波形ｉの論理値「０」が論理値［１」に変化されるまで
の間隔時間Ｉ４とそのときの論理値ｒＯＪとの対、時刻
Ｔ４から始まる波形の論理値「１」が論理値ｒＯＪに変
化されるまでの間隔時間■２とそのときの論理値「１」
との対というような組合せにより順次表現され、この表
現においてディジタルコード化された間隔時間Ｉ４．Ｉ
２．・・・が遷移時間情報Ｔｉｔとされ、論理値ｒＯＪ
　、ｒｌＪ　、・・・が論理値遷移情報Ｌｉｔになる。

斯る遷移時間情報Ｔｉｔと論理値遷移情報Ｌｉｔがメモ
リ２０に格納される場合、計時カウンタ２５は、コンパ
レータ２２の一致検出信号φＱ　Ｏｍｐがアサートされ
る毎にリセットされる。

尚、期待値パターン発生部１５及び比較タイミング発生
部１７についても上記検査パターン発生部１４と同様に
構成することができる。

上記実施例によれば以下の作用効果を得るものである。

（１）論理値の遷移状態を示す一連の論理値遷移情報と
、その論理値遷移情報における論理値の変化時期を示す
遷移時間情報とを対応させて順番にメモリ２０に格納し
、そのメモリ２０のアクセス間隔を直前に読み出された
遷移時間情報とクロック信号ＣＬＫの周波数とによって
定義される時間により決定して順次論理値遷移情報を読
み出す手法を採用することにより、遷移時間情報に応す
る時間の流れに従って所定の論理値とタイミングをもっ
たパターンを形成することができる。

（２）上記作用効果より、論理値遷移情報や遷移時間情
報をプログラマブルに変化させてメモリ２０に格納する
ことにより、さらにはクロック信号ＣＬＫの周波数を任
意に選択することにより、ハードウェアに制限されるこ
となく任意のパターンを容易に形成することができる。

（３）パターンの形成に当たり、論理値の遷移状態を示
す一連の論理値遷移情報と、その論理値遷移情報におけ
る論理値の変化時期を示す遷移時間情報とを対応させて
用いることは、論理的な事象の変化を時間の流れに従っ
て表現した形式を持つ論理シミュレーション結果を大幅
に変更せずに論理値遷移情報と遷移時間情報とを得るこ
とを可能とするから、これにより、論理シミュレーショ
ン結果を容易にＬＳＩのテストにリンクさせることがで
きる。

（４）上記作用効果（３）より、半導体集積回路のＴＡ
Ｔの短縮に寄与することができる。

（５）論理値遷移情報と遷移時間情報を被検査ＬＳＩの
ための１つの入力検査系列又は出力期待値系列毎にユニ
ット化してパターン発生部を構成することにより、必要
な信号パターンだけを他の信号パターンに影響を与える
ことなく容易に変更することができる。これにより、半
導体集積回路の高集積化や論理の複雑化に伴って外部端
子の数が増える状況においても同時に多数の外部端子に
異なるタイミングで所要のテストパターンを供給して論
理の検証を行うことを容易化することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば上記実施例で説明した論理検証用ＬＳＩは配線基
板上に複数の半導体集積回路チップを搭載して構成する
こともできる。また、検査パターン発生部などに含まれ
るコンパレータ及び計時カウンタはタイマに変更しても
よい、更に、上記実施例では検査パターンを直接被検査
ＬＳＩに供給し、また、被検査ＬＳＩの出力応答を直接
比較判定部に供給するような説明になっているが、実際
には検査パターンに対して所定の電圧振幅を与えるよう
なドライバなどを含むピンエレクトロニクス部が介在さ
れ、このようなピンエレクトロニクス部は論理検証用Ｌ
ＳＩの外部に配置したり、当該Ｌｓｒに内蔵させたりす
ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＬＳＩに対する論理
検・証用の検査パターンや期待値パターンの発生に適用
した場合について説明したが、本発明はそれに限定され
るものではなく、パルス発生器やロジックアナライザな
ど各種パターンの発生技術に適用することができる。本
発明は少なくとも所要の論理値とタイミングをもって信
号パターンを形成する条件のものに適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、論理値の遷移状態を示す一連の論理値遷移情
報と、その論理値遷移情報における論理値の変化時期を
示す遷移時間情報とを対応させて記憶手段に格納し、そ
の記憶手段のアクセス間隔を、直前に読み出された遷移
時間情報に基づいて決定しながら順次論理値遷移情報を
読み出す手法を採用することにより、遷移時間情報に応
する時間の流れに従って所定の論理値とタイミングをも
ったパターンを形成するから、論理値遷移情報や遷移時
間情報をプログラマブルに変化させて記憶手段に格納す
ることにより、さらには遷移時間情報に基づいて時間を
定義するための基準となるクロック信号の周波数を任意
に選択することにより、ハードウェアに制限されること
なく任意のパターンを容易に形成することができるとい
う効果がある。

そして、パターンの形成に当たり、論理値の遷移状態を
示す一連の論理値遷移情報と、その論理値遷移情報にお
ける論理値の変化時期を示す遷移時間情報とを対応させ
て用いることは、論理的な事象の変化を時間の流れに従
って表現した形式を持つ論理シミュレーション結果を大
幅に変更せずに論理値遷移情報と遷移時間情報とを得る
ことを可能とするから、これにより、実際のＬＳＩの論
理検証に論理シミュレーション結果を容易にリンクさせ
ることができるという効果がある。

さらに、上記効果により、半導体集積回路のＴＡＴを短
縮することができるという効果を得る。

また、被検査ＬＳＩの外部端子毎に入力検査系列や出力
期待値系列を形成するように、ユニット化してパターン
発生部を構成することにより、必要な信号パターンだけ
を他の信号パターンに影響を与えることなく容易に変更
することができる。

これにより、半導体集積回路の高集積化や論理の複雑化
に伴って外部端子の数が増える状況においても同時に多
数の外部端子に異なるタイミングで所要のテストパター
ンを供給して論理の検証を行うことを容易化することが
できる。

【図面の簡単な説明】

第１図本発明の一実施例である検査パターン発生部のブ
ロック図。 第２図は検査パターン発生部から出力される検査パター
ン波形の一例を示す説明図、 第３図（Ａ）、（Ｂ）、（ｃ）は夫々対を成すべき遷移
時間情報と論理値遷移情報との組合せ例を示す説明図、 第４図は遷移時間情報と論理値遷移情報を得るために利
用される論理シミュレーション結果の一例を示す説明図
。 第５図は本発明の他の実施例である検査パターン発生部
のブロック図。 第６図は第５図に示される検査パターン発生部に適用可
能な遷移時間情報と論理値遷移情報の一例を示す説明図
、 第７図は本発明の更に別の実施例である検査パターン発
生部のブロック図、 第８図は第７図に示される検査パターン発生部に適用可
能な遷移時間情報と論理値遷移情報の一例を示す説明図
、 第９図は本発明に係るパターン発生装置並びにパターン
発生方法を適用した論理検証用ＬＳＩの一例を示すブロ
ック図である。 １・・・論理検証用ＬＳＩ、２・・・被検査ＬＳＩ、１
４・・・検査パターン発生部、１４Ｕ１〜１４Ｕｎ・・
・検査パターン発生部のユニット、１５・・・期待値パ
ターン発生部、１７・・・比較タイミング生成回路、２
ｏ・・・メモリ、２１・・・アドレスカウンタ、２２・
・・コンパレータ、２４・・・ラッチ回路、２５・・・
計時カウンタ、φＱＯｍｐ・・・一致検出信号、ＣＬＫ
・・・クロック信号、ｉ・・・波形、Ｔｉ・・・遷移時
間情報、Ｌｉ・・・論理値遷移情報、ｊ・・・波形、Ｔ
ｊ・・・遷移時間情報、Ｌｊ・・・論理値遷移情報、ｋ
・・・波形、Ｔｋ・・・遷移時間情報、Ｌｋ・・・論理
値遷移情報、Ｔ・・・論理シミュレーション結果におけ
る時間情報、Ｌ・・・論理シミュレーション結果におけ
る論理値情報、Ｔａ・・・遷移時間情報、Ｌａ・・・論
理値遷移情報、Ｔｉｔ・・・遷移時間情報、Ｌｉｔ・・
・論理値遷移情報。 第 図 第 図 （Ａ） （Ｔ４１　　０．　　＋００　　０ （７６１０〜　１１０　１ （Ｂ） （７５３０ＮＩ　　ＯＩ （７７）　　Ｏ〜　１１１ （Ｔ５） ■ 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、論理値の遷移状態を示す一連の論理値遷移情報と、
   その論理値遷移情報における論理値の変化時期を示す遷
   移時間情報とを記憶可能な記憶手段と、上記論理遷移情
   報と遷移時間情報とを関連させて上記記憶手段から読み
   出すためのアドレス生成手段と、上記記憶手段から読み
   出される遷移時間情報と計時される時間情報との一致に
   基づいて上記アドレス生成手段による次のアドレス更新
   タイミングを制御する制御手段とを含んで成るパターン
   発生装置。 ２、半導体集積回路の外部端子毎に入力検査系列又は出
   力期待値系列を形成するための論理値の遷移状態を示す
   一連の論理値遷移情報と、その論理値遷移情報における
   論理値の変化時期を示す遷移時間情報とを記憶可能な記
   憶手段と、上記論理遷移情報と遷移時間情報とを関連さ
   せて上記記憶手段から読み出すためのアドレス生成手段
   と、上記記憶手段から読み出される遷移時間情報とクロ
   ック信号に同期して計時される時間情報との一致に基づ
   いて上記アドレス生成手段による次のアドレス更新タイ
   ミングを制御する制御手段とを含んで１つの半導体基板
   に形成されて成るパターン発生装置。 ３、論理値の遷移状態を示す一連の論理値遷移情報と、
   その論理値遷移情報における論理値の変化時期を示す遷
   移時間情報とを関連させて記憶手段に記憶させるステッ
   プと、先頭アドレスに位置する上記論理遷移情報と遷移
   時間情報とを上記記憶手段から読み出すステップと、上
   記記憶手段から読み出した遷移時間情報と計時された時
   間情報との一致に基づいて記憶手段のアクセスアドレス
   を次のアドレスに更新して論理遷移情報と遷移時間情報
   とを上記記憶手段から読み出すステップとを含むパター
   ン発生方法。 ４、上記時間情報を計時するための基準となるクロック
   信号周波数を選択するステップを追加した請求項３記載
   のパターン発生方法。 ５、論理値の遷移状態を示す一連の論理値遷移情報と、
   その論理値遷移情報における論理値の変化時期を示す遷
   移時間情報とを対応させ、その論理値遷移情報を遷移時
   間情報に基づいて定義される時間間隔に従って順次記憶
   手段から読み出しながら、論理的な事象の変化を時間の
   流れに従ったパターンとして形成するパターン発生方法
   。