JPH02207352A - 中央処理装置を持った多プロセッサーシステムのシステム制御装置をインターフェースする方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本願は、計算システムの成る側面を開示するものであっ
て、これについては本願と同時に出願された以下の米国
特許出願にも記載されている：Ｅｖａｎｃｅ　ｅｔ　ａ
ｌ、、　　＾Ｎ　ＩＮＴＥＲＦＡＣＢ　８８７％１ｉｌ
！ＢＮ　ＡＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ｔｌＮＩＴ
　ＡＮＤ　Ａ　５ＥＲＶＩＣＢ　ＰＲＯＣＥＳ−５ＩＮ
Ｇ　ＵＮＩＴ　ＯＦ　Ａ　ＤＩＧＩＴＡＬ　ＣＯＭＰＵ
ＴＥＲ（ディジタルコンピューターのシステム制御装置
とサービス処理装置との間のインターフェース）：Ｇａ
ｇｌｉａｒｄｏ　ｅｔ　ａｌ、、　ＭｆｉＴＨＯＤ　Ａ
ＮＤ　ＭＥＡＮＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ
　ＳＹＳＴＢＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ
ＭＯＬ丁１−ＰＲＯＣＥＳＳＯＲ５ＹＳＴＥ？Ｉ　　Ｗ
ＩＴＨＴＨＥ　ＳＹＳＴＥＭＭＡＩＮ　ＭＥＭＯＲＹ　
　（システム主メモリーを持ったマルチプロセッサーシ
ステムのシステム制御装置をインターフェースする方法
及び装置）：Ｄ、　Ｆｉｔｅ　ｅｔ　ａｌ、、　ＭＩＥ
ＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＲＨ５
ＯＬＶＩＮＧ　Ａ　ＶＡＲＩＡＢＬＥＮＵＭＢｆ！ＲＯ
Ｆ　ＰＯＴＥＮＴＩＡＬＭＨＭＯＲＹ　ＡＣＣＥＳＳ　
Ｃ０ＮＦＬＩＣＴＳ　ＩＮ　Ａ　ＰＩＰＢＬＩＮＥＤＣ
ＯＮＰＵＴＥＲＳＹＳＴＥＭ　　（パイプライン化した
コンピューターシステムにおける可変個数の潜在的メモ
リーアクセス矛盾を解決する方法及び装置）　：　Ｄ、
　Ｆｉｔｅ　ｅｔ　ａｌ、、　ＤＥＣＯＤＩＮＧ　ＭＵ
ＬＴＩＰＬＥＳＰＢＣＩＦＩｆ！Ｒ３ＩＮ　Ａ　ＶＡＲ
ＩＡＢＬＩＩ！　Ｌｌ！ＮＧＴ）ｌ　ｌＮ５ＴＲＵＣ−
ＴＩＯＮ　ＡＲＣＨＩＴＩＩＣＴＵＲＥ　　（可変長命
令アーキテクチャにおける多重指定子の解読）　：　Ｄ
、　Ｆｉｔｅｅｔ　　ａｔ、、　　ＶＩＲＴＵＡＬ　　
ｌＮ５ＴＲＵＣＴＩＯＮ　　ＣＡＣＨＥ　　ＲＦ！ＦＩ
ＬＬＡＬＧＯＲＩＴＨＭ　　（仮想命令キャッシュ補給
アルゴリズム）　：　Ｍｕｒｒａｙ　ｅｔ　ａｌ、、　
ＰＩＰＥＬＩＮＩＥ　ＰＲＯＣＥＳ−５ＩＮＧ　ＯＦ　
ＲＢＧＩＳＴＥＲＡＮＤ　Ｒ［ＥＧ４ＳＴＥＲＭＯＤＩ
ＦＹＩＮＧＳＰＥＣｉＦＩｔ！ＲＳ讐ＩＴ旧Ｎ　ＴＲＥ
ＳＡＭＥ　ｌＮ５ＴＲｔｌＣＴ１ＯＮ（レジスターと、
同じ命令内のレジスター修飾指定子のパイプライン処理
）：　Ｈｕｒｒａｙ　ｅｔａｌ、、　　　ＭＵＬＴＩＰ
ＬＥ　　ｌＮ５ＴＲＵＣＴＩＯＮ　　ＰＲＥＰＲＯＣＢ
ＳＳＩＮＧＳＹＳＴＩＭ　　ＷＩＴＨＤＡＴＡ　　ＤＥ
ＰＨＮＤＩ２ＮＣＹ　　ＲＢＳＯＬＩＪＴＩＯＮＦＯＲ
ＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ５（ディジタルコン
ピューターのデータ依存分解能を持った多重命令処理シ
ステム）：口、　Ｆｉｔｅ　ｅｔ　ａｌ、、　ＰＲＨ−
ＰＲＯＣＩＥＳＳＩＮＧ　ＩＭＰＬＩＥＤ　５ＰＨＣＩ
ＦＩｆ！Ｒ９ＩＮ　Ａ　ＰＩＰｔ！−ＬＩＮＨＤ　ＰＲ
ＯＣＥＳＳＯＲ（パイプライン化したプロセッサーにお
ける暗示指定子の前処理）；Ｄ。

Ｆｉｔｅ　ｅｔ　ａｌ、、　ＢＲＡＮＣＨＰＲＥＤＩＣ
ＴＩＯＮ　　（ブランチ予測）：　Ｆｏｓｓｕｓ　ｅｔ
　ａｌ、、　ＰＩＰＥＬＩＮＥＤ　ＦＬＯＡＴＩＮＧＰ
ＯＩＮＴ　ＡＤＤＥＲＦＯＲＤＩＣＩＴＡＬ　ＣＯ１’
１ＰｔｌＴＥＲ：　　（ディジタルコンピューターのパ
イプライン化浮動小数点加算器）：　Ｇｒｕｎｄｍａｎ
ｎ　ｅｔ　ａｌ、、　ＳＥＬＦＴＩＭＥＤ　Ｒｆ！ＧＩ
ＳＴＢＲＰＩＬｆ！　（自己計時レジスターファイル）
　：　Ｂｅａｖｅｎ　ｅｔ　ａｌ、、　ＭｔｉＴＨＯＤ
　ＡＮＤ＾ＰＰＡＲＡＴＵＳ　ＦＯＲＤＥＴＥＣＴＩＮ
Ｇ　ＡＮＤ　Ｃ０ＲＲＥＣＴＩＮＧｆＥＲＲＯＲ５ＩＮ
　Ａ　ＰＩＰＲＬＩＮＥ！Ｄ　ＣＯＭＰＵＴＥＲ５ＹＳ
ｔ！Ｍ（パイプライン化コンピューターシステムにおい
て誤りを検出し訂正する方法及び装置）：Ｆｌｙｎｎ　
ｅｔ　ａｌ、、　ＭｆｉＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ
　ＦＯＲＡＢ−ＢＩＴＲＡＴＩＮＧ　ＣＯＭＭＵＮＩＣ
ＡＴＩＯＮ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧ＾ＳＹＳＴ
ＥＭ　Ｃ０ＮＴＲ０Ｌ　０ＮＩＴ　ＩＮ　Ａ　ＭＵＬＴ
Ｉ−ＰＲＯＣＨＳＳＯＲ５ＹＳＴＥ？！　（マルチロセ
ッサーシステムにおいてシステム制御装置を使って通信
要求を調停する方法及び手段）：　　Ｂ、　Ｆｔｔｅ　
ａｔ　ａｌ−＋Ｃ０ＮＴＲ０Ｌ　ＯＦ　ＭＵＬＴＩＰＬ
Ｅ　ＰＵＮＣＴＩＯＮ　ＵＮＩＴＳ　ＷＩＴＨＰＡＲＡ
ＬＬＥＬ　０ＰＥＲＡＴＩＯＮ　　ＩＮ　　Ａ　　ＭＩ
ＣＲＯＣＯＤＨＤ　　ＥＸＥ−ＣＵＴＩＯＮ　ＵＮＩＴ
　　（マイクロコード化された実効装置における並列動
作機能付き多重機能装置の制御）：　　Ｗｅｂｂ、　Ｊ
ｒ、　ｅｔ　ａｌ、、　ＰＲＯＣＩＥＳＳＩＮＧＯＦ　
　ＭＥＭＯＲＹ　　ＡＣＣＢＳＳ　　ＥＸＣＢＰＴＩＯ
ＮＳ　　ＷＩＴＨＰＲＢ−ＦＥＴＣＨＩＩ！Ｄ　ｌＮ５
ＴＲＵＣＴＩＯＮＳ　ＷＩＴＨＩＮ　ＴＨＥＩＮＳＴＲ
ＵＣ−ＴＩＯＮ　ＰＩＰＥＬＩＮＥ　ＯＦ　Ａ　ＶＩＴ
ＵＡＬ　ＭＥＭＯＲＹ　ＳＹＳＴＥＭ−ＢＡＳＩ！Ｄ　
ＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ（仮想記憶装置シス
テムベースドディジタルコンピューターの命令パイプラ
イン内での先取りされた命令に伴うメモリーアクセス除
外の処理）　　：　Ｈｅｔｈｅ−ｒｉｎｇｔｏｎ　ｅｔ
　ａｌ、、　ＭｔｉＴＦＩＯＤ　ＡＮＤ　ＡＰＰＡＲＡ
ＴＵＳ　ＦＯＲＣＯＮＴＲＯＬＬＩＮＧ　ＴＨＩＥ　Ｃ
０ＮＶＥＲ５ＩＯＮ　ＯＦ　ＶＩＲＴＵＡＬ　ＴＯＰＨ
ＹＳＩＣＡＬ　ＭＥＭＯＲＹ　ＡＤＤＲＥＳＳＢＳ　Ｉ
Ｎ　Ａ　ＤＩＧＩＴＡＬＣＯＭＵＴＥＲＳＹＳＴＥＭ　
（ディジタルコンピューターシステムにおける仮想メモ
リーアドレスから物理的メモリーアドレスへの変換を制
御する方法及び装置）：　　Ｈｅｔｈｅｒｉｎｇｔｏｎ
　ｅｔ　ａｌ、。

ＷＨＩＴＩＩ！　ＢＡＣＫ　ＢＵＦＦＩ！ＲＷＩＴＨＨ
ＲＲＯＲＣ０ＲＲＩＩＣＴＩＮＧＣＡＰＡＢＩＬＩＴＩ
ＥＳ　（誤り訂正能力を持ったライトバックバッフｙ　
　）　　：　　Ｆｌｙｎｎ　ｅｔ　ａｌ、、ＭＥ！ＴＨ
ＯＤＡＮＤ　ＭＨＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴＩＮ
Ｇ　ＣＯＭＭＵＮＩＣＡＴＩＯＮＲＥＱＵＩ！ＳＴＳ　
ｔｌｓＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　Ｕ
ＮＩＴ　　ＩＮＡ　ＭＵＬＴＩＰＲＯＣＢＳＳＯＲ５Ｙ
ＳＴＩＩ！Ｍ　　（多重処理システムにおいてシステム
制御装置を使って通信要求を調停する方法及び手段）　
　：　（：ｈｉｎｎａｓｗａｙｅｔ　ａｌｏＭＯＤＵＬ
ＡＲＣＲＯ５ＳＢＡＲＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ
ＭＨＴＷＯＲＫ　ＦＯＲＤＡＴＡ　ＴＲＡＮＳＡＣＴＩ
ＯＮＳ　Ｂ［！ＴＷＥＥＮＳＹＳＴＥＭ　ＵＮＩＴＳ　
ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥ
Ｍ（多重処理システムにおけるシステム装置間でのデー
タトランザクションのためのモジュラ−クロスバ−相互
接続ネットワーク）：Ｐｏ１ｚｉｎ　ｅｔ　ａｌ、、　
ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＩ
ＮＴＩ！ＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴ
Ｒ０ＬＩＩＮＩＴ　ＰＯＲ八ＭへＩＬＴＩ−ＰＲＯＣＥ
ＳＳＯＲ５ＹＳＴｔ！Ｍ　ＷＩＴＨＩＮＰＵＴｌｏＵＴ
ＰＵＴ［ＩＮＩＴＳ　　（入出力装置を有するマルチプ
ロセッサーシステムのためのシステム制御装置をインタ
ーフェースする方法及び装置）：　Ｃａｇｌｉａｒｄ。

ｅｔ　ａｌ、、　Ｍｌ！ＭＯＲＹ　Ｃ０ＮＦＩＧＵＲＡ
ＴＩＯＮ　ＦＯＲＯ８２ＷＩＴＨＭＥＡＮＳ　　ＦＯＲ
ｌＮＴｌ！ＲＦＡＣＩＮＧ　　Ａ　　ＳＹＳＴＥＭ　　
Ｃ０ＮＴＲ０ＬＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩ−ＰＲ
ＯＣＨＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨＴＨＥ　ＳＹＳ
ＴＥＭ　ＭＡＩＮ　Ｍｌ！ＭＯＲＹ　（システム主メモ
リーを持ったマルチプロセッサーシステム用のシステム
制御装置をインターフェースする手段に用いるメモリー
排列）：　Ｇａｇｌｉａｒｄｏ　ｅｔ　ａｌ、＋ＭＨＴ
ＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲＥＲＲＯＲＣＨＢ
ＣＫＩＮＧ　ＯＦＤＲＡＭ−ＣＯＮＴＲＯＬ　５ＩＧＮ
ＡＬＳ　ＢＥＴＷＥＥＮ　ＳＹＳＴＥＭＭＯ［）ＵＬＨ
５（システムモジュール間のドラム制御信号の誤りチエ
ツクのための方法及び手段）。

本発明は、コンピューターシステムの機能的構成要素間
のインターフェースに関し、特に、マルチプロセッサー
・コンピューターシステムのシステム制御装置と、これ
に付随する中央処理装置（ＣＰ　Ｕ）との間のインター
フェースに関する。

コンピューターシステムの分野では、並列に動作する複
数の中央処理装置（ＣＰ　Ｕ）を設けてシステムの動作
速度を向上させるのは普通のことあである。一般に、Ｃ
ＰＵは、各々、単一のコンピュータープログラムの特定
の局面で動作するので、メモリーに格納された同じプロ
グラム及び変数へのアクセスを要求する。各ＣＰＵが共
有の主メモリー及び入出力装置（１１０”）へのアクセ
スを要求することが分かる。Ｉｌｏにより、コンピュー
ターシステムは、特にそのＣＰＵは、外部世界と通信す
ることが出来る。例えば、Ｉｌｏは、ディスク及びテー
プ駆動装置、通信装置、プリンタ、ブロック、ワークス
テーション等の周知の装置を含む。

この並列動作は、共有のメモリーに対するアクセス矛盾
という形の問題を生じさせるものである。

システム制御装置（ＳＣＵ）を使って、これらの装置間
通信を管理する。ＳＣＵは、一連の独立のインターフェ
ースを通してＣＰＵを主メモリー及びＩｌｏへ接続する
。ＳＣＵは各装置からデータ要求を受け取るが、ＣＰＵ
は並列動作を行なうので、データ要求は不定期に、特別
の場合には同時に、生じる。これらのデータ転送要求は
、調停アルゴリズムに従って予定され、特定された装置
への、又はその装置からの、適切なインターフェースを
通して処理される。

ＳＣＵに接続された全てのシステム装置間の効率的な通
信は、コンピューターシステムの並列動作を最適化する
ために決定的に重要である。インターフェースの速度は
、コンピューターシステムの全体としての動作がデータ
のボトルネックを出現させないことを保証するために重
要である。個々の装置が頻繁に他の装置からのデータを
待たなければならないのであれば、個々の装置が高速で
作動することが出来ても殆ど意味がない。

（発明の概要） 本発明は、複数の中央処理装置と、主メモリーと、該中
央処理装置及び主メモリー間のデータ転送を制御するシ
ステム制御装置とを有し、その各中央処理装置が、該主
メモリーに維持されているデータの選択された部分を内
蔵するキャッシュを持っているコンピューターシステム
における効率的な高速インターフェースを提供する。該
システム制御装置は：核上メモリーの選択されたアドレ
スに内蔵されているデータに対する要求を該中央処理装
置の一つから受け取る手段と；データ要求を受け取ると
主メモリーからのデータ検索を開始させる手段と；要求
されたデータアドレスを、中央処理装置キャッシュの各
々に内蔵されているデータのアドレスと比較して、それ
らの一致又は不一致を検出すると、それぞれヒツト信号
又はミス信号を発する手段と；ヒツト信号を受け取ると
データ検索開始手段の動作を打ち切る手段と；ヒツト信
号を受け取ると、要求されたデータを中央処理装置キャ
ッシュから検索して、その検索したデータを、要求を出
した中央処理装置キャッシュに送る手段と、ミス信号を
受け取ると、主メモリーから検索したデータを、要求を
出した中央処理装置キャッシュに送る手段と、から成る
０本発明の他の目的及び利点は、以下の詳しい説明を読
み、図面を参照することから明らかとなろう。

（実施例） 本発明は、色々な形で実施可能であるが、そのうちの特
別の実施例を図面に例示し、以下に詳しく説明する。し
かし、本発明を、開示した特定の形に限定することが意
図されているのではなくて、逆に、特許請求の範囲の欄
におて定義された発明の範囲に属する全ての修正、等個
物、及び代替物を網羅することが意図されている。

第１図は複数の中央処理装置（ＣＰＩＩＩ　−ＣＰＵ４
）１１．１２．１３．１４を包含する多重処理コンピュ
ーターシステムｌＯの最高レベルブロック図である。Ｃ
ＰＵは、共有の主メモリー１６及び入出力装置１１０１
Ｂへのアクセスを要求する。ｌ１０１Ｂは、コンピュー
ターシステム１０の、特にＣＰＵの、外部世界との通信
を可能にするものである。例えば、ｌ１０１８は、ディ
スク及びテープ駆動装置、通信装置、プリンタ、ブロッ
ク、ワークステーション等の周知を装置を含む。

複数のＣＰＵを充分に活用するために、該システムは、
ＣＰＵｌ−ＣＰＵ４の並列動作を許す構成となっている
。この並列動作には、共有のメモリー１６及びｌ１０１
８へのアクセス矛盾又は衝突という形の問題がある。シ
ステム制御装置５ＣＵ２０を使って、これらの装置間の
通信を管理する。

５ＣＵ２０は、一連の独立のインターフェースを通して
ＣＰＵｌ−ＣＰＵ４を主メモリー１６及び１１０１Ｂに
接続する。５ＣＵ２０は各装置からデータ要求を受け取
るが、データ要求は、ＣＰＵが並列動作をするので、不
定期に発生し、場合によっては同時に発生する。これら
のデータ転送要求は、調停アルゴリズムに従って予定さ
れて、特定された装置への、又はその装置からの適切な
インターフェースを通して処理される。

ＣＰＵ内で、個々の命令の実行は、複数の小さなタスク
に分解される。これらのタスクは、その目的に最適化さ
れた専用の、別々で且つ独立の機能単位によって実行さ
れる。

各命令は結局は異なる動作を行なうのであるが、各命令
を分解して得られる小さなタスクの多くは全ての命令に
共通である。一般に、命令の実行中、次のステップ、即
ち命令取り出し、命令解読、オペランド取り出し、実行
、及び結果格納のステップ、が行なわれる。

パイプラインを通るデータ経路は、各パイプラインステ
ージの結果を次のステージに転送するためのレジスター
の各組を含む。これらの転送レジスターは、共通のシス
テムクロックに応じてクロックされる０例えば、第１ク
ロツクサイクル中、第の命令が、命令取り出しに専用さ
れるハードウェアにより取り出される。第２クロツクサ
イクル中、その取り出された命令は命令解読ハードウェ
アに転送され解読されるが、同時に、次の命令が命令取
り出しハードウェアにより取り出される。

従って、パイプラインが満杯となった後、命令は各クロ
ックサイクルの終了時には完全に実行されていることに
なる。

このプロセスは、製造環境における組み立てラインに似
ている。各労働者は、その作業ステージを通る各製品に
専ら単一のタスク（仕事）を行なう。各タスクが行なわ
れるに従って、製品は完成に近づいてゆく、最終ステー
ジで、労働者が割当のタスクを実行する毎に、完成した
製品が組み立てラインから出てゆく。

この様な命令のパイプライン方式処理を達成するために
、ＣＰＵは少なくとも３個の機能単位即ち、実行装置２
２、命令装置２４、及びメモリーアクセス装置２６、に
分けられる。その名前が示唆する様に、実行装置２２は
命令の実際の遂行に最終的に責任を負う。命令装置２４
は命令を先取りし、オプコード（ｏｐｃｏｄｅ）を解読
してオペランド及び結果指定子を得、オペランドを取り
出し、プログラムカウンターを更新する。

メモリーアクセス装置２６はＣＰＵのメモリー関連機能
を行なう。例えば、メモリーアクセス装置２６は高速キ
ャッシュ２８を維持する。キャッシュ２８は、主メモリ
ー１６に格納されている情報の小部分のコピーを格納し
、メモリーアクセス時間を短縮することによって処理速
度を向上させるために使われる。主メモリー１６は、安
価で低速の記憶素子で構成される。各メモリー参照中に
主メモリー１６へのＣＰＵのアクセスが要求されたなら
ば、ＣＰＵはメモリー参照により所望のデータが戻され
るまでは命令を実行することが出来ないので、ＣＰＵの
全体的速度は主メモリー速度と一致する低速へ落ちる。

従って、キャッシュ２８は高速で高価な半導体記憶素子
で構成されるが、高価であるので、キャッシュが内蔵す
る記憶場所は主メモリーより相当少ない、これらの割合
に少数の高速記憶場所は、ＣＰＵが最も頻繁に使用する
主メモリーの部分を維持するために使われる。従って、
キャッシュ２８に維持されていないメモリー参照のみが
主メモリー１６へのアクセスを行なわせる。この様にし
て、ＣＰＵの全体的速度が向上する。

キャッシュ２８に維持されるメモリーは、プログラムが
進行するに従って変化することに注意しなければならな
い０例えば、プログラムの初めに頻繁に参照される記憶
場所はプログラムの後の段階ではアクセスされないかも
知れない。逆に、プログラムの中間段階で頻繁に使用さ
れる記憶場所はプログラムの初めと終の部分では殆ど使
われないかも知れない、そこで、キャッシュ２８の内容
を主メモリー１６から頻繁に更新する必要があり、且つ
、キャッシュ２８と５ＣＵ２０との間の通信が効率的通
信とする必要がある。

５ＣＵ２０は、色々なシステム装置を、従来からのコン
ソール機能を行なうサービスプロセッサー装置５ＰＵ３
０へも接続する。５ＰＵ３０は状況判定及び処理システ
ムの全体的動作の制御を行なう、特に、５ＣＵ２０は５
ＰＵ３０に、複数のＣＰＵとの通信手段を提供し、ＣＰ
Ｕ内の全ての記憶素子へのアクセスを提供する。

ＳＣＵ’２０に接続された全てのシステム装置間の効率
的通信は、コンピューターシステム１ｏの並列動作を最
適化するために決定的に重要である。

Ｉｌｏはメモリーを参照することが出来、ＣＰＵはメモ
リーを参照することが出来、ＣＰＵはＩｌｏを参照する
ことが出来るが、交通の大半はＣＰＵとメモリーとの間
で行なわれる。５ＣＵ２０はシステム全体に亘って全て
のメツセージパケットの中央スイッチングステーション
である。

ここで第２図を参照すると、５ＣＵ２０及びＣＰＵ１２
及びその対応信号間のインターフェースが示されている
。信号は各々単一の線で表わされているが、実際にはノ
イズカップリングを減少させるために信号は差動対とし
て送信される。更に、インターフェースには直列終端エ
ミッタ結合論理が使われるので、該線はいずれも２方向
性ではない、インターフェースは、同じ種類の信号を送
るために各方向に別々の線を有する０例えば、インター
フェースは、ＣＰＵからＳＣＵヘデータを送るために６
４本の線を、ＳＣＵからＣＰＵヘデータを送るために６
４本の線をそれぞれ有する。

これら６４本の線の組の各々は完全なカッドワードのデ
ータ（８バイト）を単一のクロックサイクルで送ること
を可能にするものである。ＣＰＵ及びＳＣＵの両方に共
通の信号を最初に説明し、次に各装置に特有の信号につ
いて説明する。パリティ信号もデータ信号に伴う、パリ
ティ信号も、両方の装置により別々の線で送られる。デ
ータパリティは４ビット幅であり、各ビットはデータの
ワード（２バイト）について奇数パリティを表わす。

受取り側の装置は受け取ったデータのパリティを計算し
、この計算したパリティをその対応するデータパリティ
信号と比較する。これら二つの信号が若し異なっていれ
ば、受取り側装置はエラー信号を生成し、この信号はエ
ラー回復シーケンスを開始させる。

各装置は４ビツトコマンドフイールドも送出する。該コ
マンドフィールドは１６個の別々のコマンドを包含し、
これは受取り側装置に独特の機能を実行させる０表１に
、１６個のコマンドと、それに対応してＳＣＵがＣＰＵ
へ発する４ビツトコードとを掲載しである。

表　　　１ ＧＥＴ　　ＤＡＴＡ　　ＷＲＩＴＴ［！ＮＧＥＴ　　Ｄ
ＡＴＡ　　Ｒｆ！ＡＤ ＧＥＴ　　ＤＡＴＡ　　ＩＮＶＡＬＩＤＡＴＥＲＥＴＵ
ＲＮ　　ＤＡＴＡ　　ＲＥＡＤＲｆ！ＴＵＲＮ　　ＤＡ
ＴＡ　　ＩＩＲＩＴＴＢＮＯＫＥ　　ＴＯＷＲＩＴＥ ６４パイ ロ４パイ ロ４パイ ロ４パイ ロイバイ ト長 ト長 ト長 ト長 ト長 ０　１　１　０　　　　ＩＮＶＡＬＩＤＡＴＥ！　　Ｒ
ＥＡＤ　　ＢＬＯＣＫｏ　１１１　　　　ＲＥＴＵＲＮ
　Ｉｌｏ　ＲＥＧ　ＤＡＴＡ　　　４バイト長１　０　
０　０　　　　ＲＥＴＵＲＮ　　ＲＥＡＤ　　Ｉ！ＲＲ
ＯＲ５ＴＡＴＵＳ１　００　１　　　　ＬＯＣＫ　ＡＣ
ＫＮＯＷＬｔ！ＤＧＥ１　０　１　０　　　　ＭＥＭＯ
ＲＹ　ＲＥＡＤ　ＮＸＭｌ　０１　１　　　１１０　Ｒ
ＥＡＤ　ＮＸＭｌ　　１　００　　　　ＬＯＣＫ　　Ｄ
ＥＮＩＩ！Ｄ１　１　０　１　　　　ＩＮＶＡＬＩＤＡ
ＴＥ　ＷＲＩＴＴＥＮ　　ＢＬＯＣＫｌ　　１　１　０
　　　０ＮＵＳＥＤ １　１　１　１　　　０ＮＵＳＥＤ ＧＥＴ　ＤＡＴＡ畦ＩＴＴＥＮはＩｌｏが要求下データ
がＣＰＵ内にある時にＳＣＵが発するコマンドである。

ＳＣＵはこのコマンドを、所望のデータを内蔵している
ＣＰＵへ送り、そのデータを要求側■１０へ渡す。タグ
記憶は変更されない。

ＧＥＴ　ＤＡＴＡ　ＲＥＡＤは、一つのＣＰＵが要求し
たデータがあって他のＣＰＵに書き込まれている時にＳ
ＣＵが発するコマンドであるが、要求側ＣＰＵのみに読
まれるべきものである。データは要求側ＣＰＵに転送さ
れて、元のＣＰＵ内では「読まれた」とマークされる。

Ｇｌ！Ｔ　ＤＡＴＡ　ＩＮＶＡＬＩＤＡＴＥはＣＰＵが
要求していたデータを他のＣＰＵから検索するためにＳ
ＣＵが発するコマンドである。しかし、この場合、要求
側ＣＰＵは、該データが要求側ＣＰＵキャッシュに置か
れた後それへ書き込むことにより、該データを変更しよ
うとする。データ整合性問題を回避するために、第１Ｃ
ＰＵ内にあって書き込まれてあったデータは、要求側Ｃ
ＰＵに転送され、その後、そのデータの旧形がそのデー
タの最新の形であると着像されるのを防止するために無
効にされる。データを無効にするために、ＣＰＵはキャ
ッシュ２８のタグＲＡＭ３２の適当な記憶場所にある単
一のビットをセットする。

Ｒｆ！ＴＵＲＮ　ＤＡＴＡ　Ｒｆ！ＡＤは、メモリーか
ら読み出されたデータを戻すためにＳＣＵが発するコマ
ンドである。

ＲＥＴＵＲＮ　ＤＡＴＡ畦ＩＴＴＥ！Ｎは、ＣＰＵが書
き込んだか又は変更したデータを戻すためにＳＣＵが発
するコマンドである。

ＯＫ　Ｔｏ　ＷＲＩＴｔ！は、先に読み出しのみを目的
として検索されていたデータに書き込むＣＰＵ要求に応
じて発せられるコマンドである。換言すれば、ＣＰＵは
今、書き込みを必要とするとは思われないデータへ書き
込むこをを望む、そこで、ＳＣＵは、単に、他のＣＰＵ
を検査して、他のＣＰＵがそのデータへ書き込みをする
か否か判定する。実際のデータをＣＰＵへ戻す必要はな
く、書き込みを許す。

ＩＮＶＡＬＩＤＡＴＥ　ＲＥＡＤ　ＢＬＯＣＫは、先に
読み出しのみを目的として検索されてあったデータのブ
ロックについての有効ビットをリセットするコマンドで
ある。これは、他のＣＰＵが書き込みを目的として同じ
データブロックを検索することを望む時に発生する。そ
こで、データ整合性問題を回避するために、該読み出し
ブロックは無効にされる。他のＣＰＵがそのデータを変
更する意志を持ってそのデータを要求したので、第１　
ＣＰＵに維持れているそのデータの形は、同様に修正さ
れたデータではなければ、異なるであろう。

ＲＥＴＵＲＮ　Ｉｌｏ　ＲＥＧ　ＤＡＴＡは、指定され
たＩ１０レジスターのデータに対するＣＰＵの要求（Ｒ
ＥＡＤＩｌｏ　ＲＥＧ）に応じてＩ１０レジスターデー
タを戻すために発せられるコマンドである。

ＲＥＴ［ｌＲＮ　Ｒ１１！ＡＤ　ＨＲＲＯＲ５ＴＩＴ［
ｌＳは読み出しエラー状況情報を戻すために発せられる
コマンドである。

ＬＯＣＫ　ＡＣＫＮＯｈＬＥＤＧＥ及びＬＯＣＫ　ＤＥ
ＮＩＥＤは、ＣＰＵによるロック要求に応じてＳＣＵが
発する二者択一の信号である。ロックコマンドは、イン
ターロック命令の読み出し部分を実行するためにＣＰＵ
が使うコマンドである。ＣＰＵは、その要求が許可され
たことを示すＬＯＣＫ　Ａ（ＪＮＯＷＬＨＤＧＩＩ！信
号で、又は、逆に、アクセスが先に他のＣＰＵに対して
許可された時はＬＯＣＫ　ＤＥＮＩＥＤで応答する。

ＭＥＭＯＲＹ及びＩｌｏ　ＲＥＡＤ　ＮＸＭは、ＣＰＵ
が、存在しない記憶場所及びＩ１０場所を読む試みをし
た場合にＳＣＵが発するコマンドである。ＣＰＵが物理
的には存在しない参照場所を生成することは可能である
。コンピューターシステムを実際に実施するときは、ア
ドレス指定可能な記憶スペースは一般に実際の物理的記
憶装置のサイズより大きい。例えば、３２ビツトアドレ
スフイールドは４ギガバイトの記憶場所を特定すること
が出来る；しかしコンピューターシステムの予定された
用途の故に、物理的には僅かに１ギガバイト分のメモリ
ーが存在するに過ぎない、従って、この１ギガバイト分
の物理的メモリー外のメモリー参照は、ＳＣＵがＮＸＭ
コマンドを送る結果となる。

ＩＮＶＡＬＩＤＡＴＥ　ＷＲＩＴＴＥＮ　ＢＬＯＣＫは
、ＩＮＶＡＬＩ［１ＡＴＩ！ＲＥ！ＡＤ　ＢＬＯＣＫ信
号とほぼ同様であるが、この信号は、書き込みの目的で
先に検索されてあったデータブロックを無効にするもの
である。これは、Ｉ１０直接メモリーアクセスがＣＰＵ
キャッシュの書き込みされたブロックと矛盾する時に発
生する。

同様に、表■には、ＣＰＵがＳＣＵに対して発する１６
個のコマンドが掲載されている。

表 ■ ＲＥＡＤ　　ＲＥＦＩＬＬ ＷＲＩＴＥ　ＲＥＦＩＬＬ ＲＥＡＤ　　ＨＥＦＩＬＬ　　ＬＩＮＫＨＤＷＲＩＴＥ
　ＲＥＦＩＬＬ　　ＬＩＮＫＨＤ讐ＲＩＴＥ　　ＲＥＦ
ＩＬＬ　ＬＯ（ＪＷＲＩＴＥ　　ＲＥＦＩＬＬ　　ＵＮ
ＬＯＣＫＳ引ｆＰ　阿ＲＩＴＥＢＡＣＫ ＬＯＮＧＷＯＲＤ　　ＷＲＩＴＥ　　ＵＰＤＡＴＥＲＥ
ＡＤ　　Ｉｌｏ　ＲＥＧ 賀ＲＩＴＢ　　Ｉｌｏ　　ＲＥＧ　　　　　　　　　　
　　　　　　　　４バイト長ＬＩＮＫＥＤ　　ＷＲＩＴ
ＥＢＡＣＫ ＬＯＮＧ賀ＯＲＤ　　ＷＲＩＴＥ　　ＵＰＤＡＴＥ　　
ＬＩＮＫＨＤＩＮＶＡＬＩＤＡＴＥ　　　　　　　　　
　　　　　　　　　　キャッシュ掃引縁ＲＩＴＥ　　Ｒ
ＥＦＩＬＬ　　ＬＩＮＫ　　ＬＯＣＫＵＮＬＯＣに ＮＵＳＥＤ ＲＥＡＤ　ＲＥＦＩＬＬは、ＣＰＵがメモリー読み出し
を試みたが記憶場所がキャッシュ２８に存在しなかった
時にＣＰＵが発するコマンドである。ＳＣＵは、このコ
マンドに応じて、所望のデータブロックを取り出し、そ
れを要求側ｃｐｕに戻す。若しＣＰＵがその記憶ブロッ
クへの書き込みを望むならば、ＣＰＵはその許可をＳＣ
Ｕから得なければならない。

ＷＲＩＴＥＲＥＦＩＬＬは、書き込みにより変更しよう
としているデータをメモリーから検索することを希望し
ている時に発せられるコマンドである。　ｃｐｕは、二
つの別々の理由からこのコマンドを発する。

第１に、畦ＩＴＨＲｆ！ＦＩＬＬは、ＣＰＵがデータを
キャッシュ２８内のブロックへの書き込みを試みたが、
そのデータブロックがその中に存在しなかった時に発せ
られる。ＳＣＵはそのデータブロックをキャッシュ２８
に戻し、ＣＰＵは、指定された記憶場所の該データブロ
ック内への書き込みを行なう。

このコマンドを発する第２の理由は、ＣＰＵがキャッシ
ュ２８内に存在するデータへの書き込みを試みるが、Ｒ
ＥＡＤ　ＲＥＦＩＬＬの結果として存在する時である。

この場合、ＳＣＵは、そのタグＲＡＭの組を参照して、
そのＣＰＵ内のそのデータブロックの状況が読み出し専
用であることを発見する。

ＳＣＵは再補充データ（ｒｅｆｉｌｌ　ｄａｔａ）を送
らず、ＯＫ　ＴＯＷＲＩＴＥ信号を戻すが、これはＣＰ
Ｕの書き込み動作を許可する。この点では、メモリーア
クセス矛盾を防止するためにＳＣＵが各ＣＰＵのキャッ
シュ２８内に格納されている各データブロックのリスト
を維持することを理解すれば充分である。一般に、ＳＣ
Ｕは、同じメモリーブロックのコピーがＬＯＮＧＷＯＲ
Ｄ　ＷＲＩＴＥ　ＬＩＰＤＡＴＥ又は−ＲＩＴＥ！ＲＥ
ＦＩＬＬコマンドの結果として存在するならば、複数の
ＣＰＵが該コピーを内蔵することを許さない。

この規程は、ＣＰＵがそれ自身のキャッシュからデータ
の陳腐なコピーを誤って読み出すのを防止するために実
施される０例えば、他のＣＰＵがその同じデータのコピ
ーへ書き込みをする能力を持っていれば、最初のＣＰＵ
は、同様に書き込みされていなかった旧いデータを読み
出す。

ＲＥＡＤ　ＲＥＦＩＬＬ　ＬＩＮＫＥＤは、ＲＥＡＤ　
ＲＥＦＩＬＬと同様のＣＰＵが発するコマンドであるが
、この場合には、この再補充（ｒｅｆｉｌｌ）に書き戻
しくｈｒ　ｉ　ｔｅｂａｃｋ）が伴う。換言すれば、再
補充データにより上書きされるべきキャッシュデータは
先にＣＰＵにより書き込まれてあったのである。ＣＰＵ
がそのデータを変更してあったので、それはその現在の
形でそのキャッシュ場所に存在するだけである。従って
、それは、若し再補充により上書きされれば、失われる
ことになる。従って、ＣＰＵは、その置換されるデータ
を主メモリー１６に書き戻す規程を持っている。この書
き戻しは、再補充が終った直後になされる。従って、Ｒ
ＥＡＤ　ＲＥＦＩＬＬ　ＬＩＮＫＨＤは、単に、それが
現在は再補充を行なっているが、その直後にざき戻し動
作が行なわれることをＳＣＵに通知する。

ＷＲＩＴＥ　ＲＥＦＩＬＬ　ＬＩＮＫＨＤは、再補充デ
ータをＣＰＵが書き込みに利用可能であるという点を除
いてＲ１！ＡＤ　ＲＥＦＩＬＬ　ＬＩＮＫｆ！Ｄと同様
のＣＰＵが発するコマンドである。換言すれば、畦ＩＴ
Ｅ　ＲＥＦＩＬＬ　ＬＩＮＫＥＤは、ＣＰＵがキャッシ
ュ２８に書き込みを試みたが失敗した時に開始される。

従って、再補充データは、キャッシュ２８に格納された
直後に変更される。

畦ＩＴＥ　Ｒｆ！ＦＩＬＬ　ＬＯＣＫは、インターロッ
ク命令の読み出し部分が実行されるべき時にＣＰＵが発
するコマンドである。同様に、畦ＴＴＥ　ＲＥＦＩＬＬ
　ＵＮＬＯＣＫは、インターロック命令の書き込み部分
が実行されるべき時にＣＰＵが発するコマンドである。

インターロック命令について更に後述する。

ＳＷＩ！ＥＰ　ＷＲＩＴＩＩ！ＢＡＣＫは、エラーが発
見されて、ＣＰＵが全ての書き込み済みデータブロック
を主メモリーへ送ることを希望する時にＣＰＵが使うコ
マンドである。該コマンドは、キャッシュの「掃引」中
に主メモリーへ送られる各「書き込み済み」ブロックに
ついて発せられる。掃引は一般的には検出されたハード
ウェアのエラーに応じて行なわれる。

ＬＯＮＧＷＯＲＤ縁ＲＩＴＥ　ＵＰＤＡＴＥは、ＣＰＵ
が位置合わせされたロングワード（ｌｏｎｇｗｏｒｄ）
を無効なプロッりに書き込んだ直後にＣＰＵが発するコ
マンドである。該コマンドは、ＳＣＵに、該ＣＰＵのタ
グ記憶装置のコピーを更新させる。

ＲＥＡＤ　　Ｉｌｏ　　ＲＥＧは、指定された■１０レ
ジスターに内蔵されている情報が、ＣＰＵで現在実行し
ているプログラムにより希望されている時にＣＰＵが発
するコマンドである。このコマンドは、ＲＥＡＤ　ＲＥ
ＦＩＬＬコマンドとほぼ同様であるが、記憶場所にでは
なくてＩ１０レジスターにアクセスする。４バイトに及
ぶデータが戻される。

アドレスフィールドは３８ビツトアドレス（＜２０：２
〉）になるが、ビット＜３３　：　３０＞はマスクフィ
ールドになる。読み出し再補充とは対照的に、ＳＣＵ内
のタグ記憶は、これらのアドレスに対応する項目を持っ
ていないので、変更されない。

ＷＲＩＴＥ　Ｉｌｏ　　ＲＥＧは、ＣＰＵが現在実行し
ているプログラムが、Ｉ１０レジスターへデータを書き
込むことによりそのデータを外部装置へ送ることを希望
する時にＣＰＵが発するコマンドである。

ＬＩＮＫＥＤ賀ＲＩＴＥＢＡＣＫは、書き込み済みブロ
ックが読み出し再補充、書き込み再補充、又はロングワ
ード書き込み更新と置換される時にＣＰＵが発するコマ
ンドである。

ＬＯＮＧ阿ＯＲＤ　ＷＲＩＴＥＵＰＤＡＴＩＩ！　ＬＩ
ＮＫ［ｉＤは、ＣＰＵが先にそのブロックに書き込まれ
てあった成る個数のバイトを置換することを除いて、Ｌ
ＯＮＧＷＯＲＤ　ＷＲＩＴＥＵＰＤＡＴＩＩ！と同様の
ＣＰＵが発するコマンドである。

従って、ＣＰＵの書き込みは、必然的に書き戻しを生成
し、そのデータの喪失を防止する。

ＩＮＶＡＬＩＤＡＴｆ！は、エラーが検出されてｃＰＵ
がそのキャッシュを掃引する時にＣＰＵが発するコマン
ドである。ＣＰＵは、書き込まれる各ブロックについて
は５Ｉ１４ＥＥＰ賀ＲＩＴＥＢＡＣＫを、読み出された
状況である各ブロックについてはＩＮＶＡＬＩＤＡＴＥ
を送る。

ＷＲＩＴＥ　ＲＥＦＩＬＬ　ＬＩＮＫ　ＬＯＣＫは、ロ
ックについての読み出しが書き戻しの原因となることを
除いてＷＲＩＴＥ　ＲＥＦＩＬＬ　ＬＯＣＫと同様のＣ
ＰＵが発するコマンドである。

第２図に示されている様にＳＣＵとＣＰＵとの間でやり
取りされる共通の信号に再び目を転じると、ＣＯＭＭＡ
ＮＤ　ＰＡＲＩＴＶ信号はコンマントフィールドについ
ての奇数パリティと、個々の信号のコレクションとを提
供する。ＳＣＵからＣＰＵへのコマンドパリティ信号は
、次の信号即ちＣＯＭＭＡＮＤ　ＦＩＥＬＤ。

Ｗ旧Ｃ１ｌ　ＳＥＴ　５ＬＯＡＤ　ＣＯＭＭＡＮＤ、Ｃ
ＯＭＭＡＮＤ　ＢＵＦＦＩＩ！ＲＡＶＡＩＬＡＢＬＥ！
　５ＳＥＮＤ　ＤＡＴＡ　、及びＦＡＴＡＬ　ＥＲＲＯ
Ｒ信号についての奇数パリティを反映する。同様に、Ｃ
ＰＵからＳＣＵへのＣＯＭＭＡＮＤ　ＰＡＲＩＴＹ信号
は、次の信号即ちＣＯＭＭＡＮＤ　ＦＩＥＬＤ　、　Ｗ
ＨＩＣＩＩ　ＳＥＴ　、　ＬＯＡＤＣＯＭＭＡＮＤ　Ｓ
ＣＯＭＭＡＮＤ　ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ、及
びＤＡＴＡＲＥＡＤＹ信号についての奇数パリティを反
映する。

各ＣＰＵに維持されているキャッシュ２８は２路セツト
連想である。これは、各主メモリー記憶場所について２
個の可能な記憶場所がキャッシュ２８内に存在すること
を意味する。ＣＰＵは、その２個の記憶場所のうちのい
ずれを使うか決定するアルゴリズムを使用する；しかし
該アルゴリズムの動作はＣＰＵに対しては自律的である
。従って、ＳＣＵ及びＣＰＵは、いずれも、コマンドが
受信された時に他方が参照するセットが分からない。従
って、ｒＷＨＩｃＨＳｌｌ！Ｔ　Ｊ信号も、該コマンド
が参照するセットを示すために送られる０例えば、アサ
ートされた値はセット１を指示し、アサートされない値
はセット０を指示する。

ＬＯ＾Ｄ　ＣＯＭＭＡＮＤは、コマンドフィールド及び
アドレスフィールドを反対側装置ヘクロソクスル。この
信号は、付随するコマンド及びアドレスフィールドを受
け取るのに利用可能なバッファーが反対側装置にある場
合に限ってアサートされる。ＣＰＵは唯一のコマンド及
びアドレスバッファーを内蔵しているに過ぎない。従っ
て、ＳＣＵは単一のコマンドを送ることが出来るだけで
あり、その後はＣＰＵがそのコマンドバッファー利用可
能信号をアサートするまで待機しなければならない。一
方、ＳＣＵは各ＣＰＵについて３個のコマンド及びアド
レスバッファーを内蔵する。従って、各ＣＰＵはＳＣＵ
がそのコマンドバッファー利用可能信号を戻すのを待た
なければならなくなる前に３個に及ぶコマンド／アドレ
ス対を送ることが出来る。

ＳＣＵ及びＣＰＵは、共に、そのバッファーが空になっ
て別のコマンド／アドレス対を受け取る用意が出来てい
る時に、コマンドバッファー利用可能信号をアサートす
る。

明らかに、ＳＣＵ及びＣＰＵは共にそのデータ及びコマ
ンドフィールドと共にアドレスを送ることが出来なけれ
ばならない。アドレスフィールドは、メモリー参照がア
クセスしようとしている記憶場所又はキャッシュ記憶場
所を指示する。この特別の用途では、物理的メモリーは
４ギガバイトの大きさとなることが出来る。従って、主
メモリーの全てをアドレス指定するために、アドレスフ
ィールドは少な（とも３２ビツト幅でなければならない
、しかし、アドレスフィールドを送る通信線は１６ビツ
ト幅に過ぎないので、アドレス全体を送るには２サイク
ルを要する。アドレスの一半部はコマンドと同じクロッ
クサイクルで送られ、アドレスの他半部は次のクロック
サイクルで送られる。更に、ＳＣＵとＣＰＵとの間での
データの転送は６４バイトブロツクで行なわれ、アドレ
スの下位３ビツトは、カントワード内のバイト場所を指
示するだけであるので、無視することが出来る。アドレ
スは、６４バイトブロツク内のどのカッドワードへのア
ドレスであることも出来る。

アドレスフィールドの精度を保証するために、ＳＣＵ及
びＣＰＵは共にアドレスフィールドと共にパリティ信号
を出さなければならない。アドレスパリティフィールド
は４ビツト幅であり、各パリティビットは１６ビツトア
ドレスの４ビツトについて奇数パリティを提供する。

ＳＣＵ及びＣＰＵ間の最後の共通信号はＢＥＧＩＮ−Ｎ
ＩＮＧ　ＯＦ　ＤＡＴＡ信号である。ＳＣＵは一触にデ
ータを６４バイトブロツクでＣＰＵへ送る。データフィ
ールドは８バイト幅であるので、転送を完了するには８
個の連続するクロックサイクルを要する。

ＢＥＧＩＮＮＩＮＧ　ＯＦ　ＤＡＴＡ信号は、これら８
個のサイクルのうちの最初のサイクル中にアサートされ
、３サイクルによりＬＯＡＤＣＯＭＭＡＮＤ信号の後を
継ぐ。

インターフェースのＳＣＵからＣＰＵへの部分は、それ
に特有の３個の信号即ち５ＥＮＯＤＡＴＡ　。

ＦＡＴＡＬ　ＥＲＲＯＲ、及びＩＮＴＥＲＲＵＰＴ　Ｃ
０ＤＥ信号を含む。

５ＥＮＤ　ＤＡＴＡは最終的握手信号であり、ＳＣＵは
該信号をアサートしてＣＰＵにその書き戻しバッファー
から又はそのキャッシュから直後にデータを送り出させ
る。ＦＡＴＡＬ　ＥＲＲＯＲは、ＳＣＵが致命的エラー
を検出し、且ついまにも５ＰＵ２２へのアテンションラ
インをアサートしようとしている時にアサートされる信
号である。アテンションライン信号は５ＰＵ２２にエラ
ーからの回復を開始させる。ＦＡＴＡＬ　ＥＲＲＯＲ信
号は４個のＣＰＵの全部に同時に送られ、ＣＰＵに処理
を停止させる。最後のＳＣＵからＣＰＵへの信号は割り
込み信号である。単一の線が使用されて割り込みコード
がシリアルに符号化される。開始ビットに、７個の連続
するサイクルで割り込みコード、該割り込みコードを横
断するパリティビット、停止コードが続く。

インターフェースのＣＰＵからＳＣＵへの部分は、それ
に特有の２個の信号即ちＤＡＴＡ　ＲＥＡＤＹ及びＬＯ
ＮＧＷＯＲＤ　Ｍ＾ＳＫを含む、　ＤＡＴＡ　ＲＥＡＤ
Ｙ信号は、５ＥＮＤＤＡＴ＾信号に対して随伴握手信号
となる。ＤＡＴＡ　ＲＥＡＤＹは、ＣＰＵがＳＣＵから
のＧＥＴ　　ＤＡＴＡコマンドに応じてデータを受け取
った時にＣＰＵによリアサートされる。ＳＣＵは、ＤＡ
ＴＡ　ＲＥＡＤＹ信号を受け取るまでＧＥＴ　ＤＡＴＡ
　ＷＲＩＴＥＢＡＣＫに必要とされる資源を留保しない
ので、この信号を使うことでＳＣＵの資源をより良く利
用することが出来る。

ＬＯＮＧＷＯＲＤ　ＭＡＳＫ信号は、データの各カント
ワードと共に送られ、データの該カッドワード内の２個
のロングワードの各々の状況を、即ちそれをメモリーに
書き込むべきか否かを指示する２ビツト幅のフィールド
である。

この点で、信号の相互作用とＳＣＵ及びＣＰＵ間のデー
タの流れは、例示により良く理解することが出来る０例
えば、ＧＥＴ　　ＤＡＴＡプロトコールを考察する。Ｃ
ＰＵがＳＣＵからＧＥＴ　ＤＡＴＡコマンドを受け取る
時にたどられる可能性のある４つのシナリオがある。第
１に、ＧＥＴ　　ＤＡＴＡアドレスがＣＰＵキャッシュ
でヒットし、書き戻しバッファーが空であるとする。す
ると、ＣＰＵは所望のデータを書き戻しバッファー内に
移動させ、ＤＡＴＡ　Ｒｆ！ＡＤＹを送る。ＳＣＵはこ
のＤＡＴＡ　ＲＥＡＤＹ信号に対して５ＥＮＤ　ＤＡＴ
Ａ信号で応答する。その後、ＣＰＵはＢＥＧＩＮＮＩＮ
Ｇ　ＯＦ　ＤＡＴＡ信号及び実際のデータで応答し、書
き戻しバッファーを空にする。

第２のシナリオでは、ＧＥＴ　ＤＡＴＡアドレスがキャ
ッシュでヒツトするとする；しかじ、書き戻しバッファ
ーは満杯である。この時、ＳＣＵは５ＥＮＤＤＡＴＡ信
号を送り、書き戻しバッファーに格納されているデータ
ではな（てＧＥＴ　ＤＡＴＡアドレスに格納されている
データを検索しようとする。この時ＣＰＵはＢＩｌｉＧ
ＩＮＮＩＮＧ　ＯＦ　ＤＡＴＡ信号と、書き戻しバッフ
ァーをバイパスするキャッシュから直接の実際のデータ
とで応答する。その後、ＳＣＵは、書き戻しバッファー
に内蔵されているデータに対する５ＥＮＯＤＡＴＡ信号
で応答し、ＣＰＵはＢＥＧ　ＩＮＮ　ＩＮＧＯＦ　ＤＡ
ＴＡ信号と実際のデータとで応答し、書き戻しバッファ
ーを空にする。第３のシナリオでは、ＧＥＴ　ＤＡＴＡ
はＣＰＵキャッシュ内でミスするが、書き戻しパンファ
ーは満杯である。この場合、ＧＥＴＤＡＴＡコマンドに
ついてのデータは既に同時に書き戻しバッファー内にあ
ると仮定する。メモリーアクセス装置２６はＧＥＴ　Ｄ
ＡＴＡコマンドのアドレスを書き戻しバッファーに既に
あるデータのアドレスと比較しない、むしろ、ＣＰＵは
ＤＡＴＡ　ＲＥＡＤＹ信号を送る。ＳＣＵは５ＥＮＤ　
ＤＡＴＡ信号で応答し、ＣＰｔ１はＢＢＧＩＮＮＩＮＧ
　ＯＦ　ＤＡＴＡ信号と書き戻しバッファーからの実際
のデータとを送る。その後、ＳＣＵは先のＧＥＴ　ＤＡ
ＴＡ要求に対する第２ＳＥＮＯＤＡＴＡ信号を送り、Ｃ
ＰＵはＢＥＧＩＮＮＩＮＧ　ＯＦ　ＤＡＴＡ信号と書き
戻しバッファーからの実際のデータとを送り、バッファ
ーを空にする。この場合、ＣＰＵは、データをＳＣＵへ
２回送るまでは書き戻しバフファーが上書きされること
を許可しないことに注意するべきである。

第４のシナリオでは、ＧＥＴ　ＤＡＴＡアドレスはキャ
ッシュでミスし、書き戻しバッファーは空である。

この様な場合は発生するべきではなく、ＣＰＵによりエ
ラーとしてフラグで示されなければならない。

第３図には、インターフェースのＣＰＵ部分のブロック
図が示されている。メモリーアクセス装置２６のキャッ
シュ２８は一組のタグＲＡＭ３２、−組のデータＲＡＭ
３２、及びキャッシュタグ管理装置３６を包含するもの
として示されている。

前述した様に、キャッシュ２８は２路セツト連想である
。従って、データＲＡＭ及びタグＲＡＭは半分に分割さ
れ、各半分は１０２４個の異なる記憶場所のアドレスを
格納することが出来る。データＲＡＭ３４はＲＡＭ３２
の特定された場所に格納されている実際のデータを内蔵
している。物理的アドレスのビット３３：６はキャッシ
ュタグ管理装置３６に送られる。アドレスのビット１５
：６はタグＲＡＭ３２へ送られてタグＲＡＭをアドレス
指定する。ビット３３：１６はタグＲＡＭの内容と照合
される。従って、キャッシュ２８の構成は、主メモリー
１６の迩かに大きな部分についての２記憶場所を提供す
る様になっている。

キャッシュ２８の動作は、例えば、実行装置２２による
メモリー要求から始まる。所望の記憶場所の物理的アド
レスはキャッシュタグ管理装置３６に送られ、該装置３
６は、その所望の記憶場所に対応するデータがデータＲ
ＡＭ３４内に存在するか否か判定する。該アドレスが格
納されているかも知れない２個のタグＲＡＭ場所の各々
は、続けて呼び出され、メモリー要求の物理的アドレス
と比較される。「ヒツト」又は「ミス」が、キャッシュ
タグ管理装置、３６により、メモリーアクセス装置２６
内の全てのデータの流れを指揮するデータ交通管理装置
（ＤＴＭ）３８に通知される。

同時に、物理的アドレスのビット１５：０もデータＲＡ
Ｍ３４に送られる。データＲＡＭ３４は、両方の対応す
る記憶場所の内容をＤＴＭ３Ｂへ送ることにより、該ア
ドレスに応答する。キャッシュタグ管理装置３６からの
「ヒット」信号は、キャッシュ２８内のどちのセットが
所望のデータを内蔵しているかということに関する情報
も包含している。従って、「ヒツト」の場合、ＤＴＭ３
８は、要求されたデータに対応する、データＲＡＭ３４
により配送されたデータのセットを適切に選択する。逆
に、キャッシュ「ミス」の場合、キャッシュタグ管理装
置３８は主メモリー１６から記憶再補充を開始する。

メモリーアクセス装置２６は書き戻しバッファー（ＷＢ
Ｂ）４０も包含し、該書き戻しバッファーは、ＷＲＩＴ
Ｉ！ＢＡＣＫコマンドに関連して前述した様に、キャッ
シュ再補充中データの喪失を防止するために使われる。

ＷＢＢ４０は、キャッシュタグ管理装置３６に接続され
、これから１，０ＮＧＷＯＲＤ　ＭＡＳＫを受け取る。

ＷＢＢ４０は、０７Ｍ３８にも接続され、これからＤＡ
ＴＡ　ＦＩＥＬＤ及びＰＡＲＩＴＹ　ＦＩＥＬＤを受け
取る。ＷＢＢ４０は、インターフェースを介して５ＣＵ
２０へＬＯＮＧすＯＲＤ　ＭＡＳＫ　、　ＤＡＴＡ　Ｆ
ｌｆ！ＬＤ及びＰＡＲＩＴＹ　ＦＩＥＬＤを送る。

キャッシュタグ管理装置３６は５ＣＵ２０からも情報を
受け取る。この情報転送を容易にするために、キャッシ
ュタグ管理装置３６は一対の「１−深」バッファー４６
．４４を包含する。バフファー４６は、コマンド情報を
保持するコマンドバッファーであり、バッファー４４は
アドレスパンファーである。コマンドフィールドは４ビ
ット幅であり、単一のクロックサイクルで送られるので
、コマンドバッファー４６は僅かに４ビット幅である。

同様に、アドレスフィールドは３２ビット幅であり（連
続する２個の１６ビツトワードとして転送される）、ア
ドレスバッファー４４は３２ビット幅で、アドレスフィ
ールド全体を収容する。

０７Ｍ３８は単一の再補充バッファー４２を内蔵する。

その大きさは、１項目当り８バイト幅であり、８項目の
深さである。ＳＣＵからＤＴＭ３８へのデータの送信は
８個の連続するサイクルで行なわれ、６４バイト再補充
を達成する。

ＳＣＵは１群の関連した情報を転送した後、追加の情報
を送る前は、キャッシュタグ管理装置３６がバフファー
４２．４４．４６をクリアするまでは待機しなければな
らないことに注意するべきである。

第４図は、インターフェースのＳＣＵ部分のブロック図
である。インターフェースのＣＰＵ部分とは異なって、
ＳＣＵは複数のＣＰＵの各々から情報を受け取るために
複数のバッファを包含する。

好都合なことに、ＳＣＵは、各ＣＰＵから情報を受け取
るために、３個のアドレスバッファー　１個のデータバ
ッファー、及び３個のコマンドバッファーを包含する０
例えば、ＳＣＵは合計１２個のアドレスバッファー６０
．４個のデータバッファー６２、及び１２個のコマンド
バッファー６４を有する。第４図には各種類のバッフブ
ーが１個だけ示されているが、各種類の残りのバッファ
ーもほぼ同一の構成である。

１２個のアドレスバッファー及びコマンドバッファーの
各々は、それぞれｒ１２−ＩＪマルチプレクサ６６．６
８．７０に接続された出力を有する。調停論理７２は、
アドレスマルチプレクサ６６及びコマンドマルチプレク
サ７０の選択入力を制御する。調停論理７２は、調停論
理により選択されたコマンドを実行するのに必要なデー
タ経路をＣＰＵ、Ｉ１０装置、及び主メモリー間に接続
形成するデータマルチプレクサ６８も間接的に制御する
。データマルチプレクサ６日は好ましくは別々のデータ
クロスバ−コントローラ（第５図の６９）により制御さ
れるクロスバ−スイッチマトリックスから成る。調停論
理７２により実施される好適な調停方式は、上記の「マ
ルチプロセッサーシステムにおいてシステム制御装置を
使って通信要求を調停する方法及び手段」と題したＦｌ
ｙｎｎ外の　　　　　に出願された米国特許出願第号に
記載されており、これを参照により本書の一部とする。

好適なデータマルチプレクサ６８及びこれに付随するデ
ータクロスバ−コントローラ（第５図の６９）は、上記
の「多重処理システムにおけるシステム装置間でのデー
タトランザクションのためのモジュラ−クロスバ−相互
接続ネットワーク」と題した上記のＣｈ　ｉｎｎａｓｗ
ａｙ外の出願された米国特許第号に記載されており、こ
れを参照により本書の一部とする。本発明に関しては、
調停論理７２と、データマルチプレクサ又はクロスバー
６８により提供される接続資源との関連する特徴を、Ｃ
ＰＵから発せられてＳＣＵに認知されるコマンドの実行
と関連させて以下に説明する。

各ＣＰＵからのＬＯＡＤ　ＣＯＭＭＡＮＤ信号はインタ
ーフェースを横断して調停論理７２の入力に送られる。

前述した様にＣＰＵのＬＯＡＤ　ＣＯＭＭＡＤ信号はコ
マンドフィールド及びアドレスフィールドをＳＣＵ内ヘ
内口クロック。しかし、各ＣＰＵの動作は自律的である
ことを想起するべきである；従って、全てのＣＰＵから
同時にＬＯＡＤコマンドを受け取る可能性がある。明ら
かに、ＳＣＵはこれら４個のコマンドを並列処理するこ
とは出来ず、むしろ、これら複数のコマンドを処理する
順序を選択する。

調停論理７２は、この優先順位を決定し、コマンドの一
つを選択して直ちに処理を開始する。更に、利用可能な
バッファーが合計１２個あるので１個のコマンドがＳＣ
Ｕにより実行されている間に合計１１個のコマンドが処
理を待っていることもあり得る。

調停論理７２の出力はコマンドマルチプレクサ６６及び
アドレスマルチプレクサ７０の選択入力に接続されてい
る。従って、調停を勝ち取ったＬＯＡＤ　ＣＯＭＭＡＮ
Ｄは、その対応のアドレスバッファー及びコマンドバッ
ファーを選択させマルチプレクサ６６．７０を通過させ
るという結果をもたらす。

アドレスフィールドはメモリーマツピングＲＡＭ７４に
受信され、該ＲＡＭはＲＡＭアドレスを、ＳＣＵが使う
場所定義に変換する。主メモリーは３個のレベルの階層
即ち装置、セグメント、バンク、の階層に組織されてい
る。２個の記憶装置があり、その各記憶装置は２個の記
憶セグメントを包含し、４個の記憶セグメントは各々２
個の記憶バンクを有する。そこで、合計２個の記憶装置
と、４個の記憶セグメントと、８個の記憶バンクとがあ
ることになる。実際上、メモリーマツピングＲＡＭ７４
の出力は、８個のバンクのうちのどのバンクがアドレス
指定されるかを定義する３ビツトフイールドである。

コマンドマルチプレクサ７０の出力はコマンドデコーダ
ー７６に接続されている。コマンドデコーダー７６は調
停論理７２から選択信号も受け取る。これら２個の信号
は、組み合わせられて、該デコーダーが４ビツトコマン
ドフイールドの意味を判定するのを可能にする。選択信
号は、どの装置が該コマンドを発したのかを特定するの
に必要である。これは、ＣＰＵ以外の装置もコマンドを
発することが出来、そのＣＰＵ以外の装置のコマンドは
ＣＰＵコマンドとは異なるので、重要なことである。従
って、コマンド及びその出所を「知る」ことにより、デ
コーダー７６は、そのコマンドの意味を判定する。

３ビツトメモリーマツピングフイールド及び解読された
コマンドは必要資源論理７８に送られる。

必要資源論理７８は、現在のアドレス上の現在のコマン
ドを実行するのに必要とされるＳＣＵ資源を判定する主
要機能を果たす。該ＳＣＵ資源は、例えば、指定された
記憶場所で所望のコマンドを行なうためにＳＣＵが使う
記憶バンク、データ経路等を含む。必要資源論理の出力
は、必要とされる特定の資源に対応する様にビットが中
にセットされたベクトル化されたデータである。

資源検査論理８０は必要資源出力及び資源利用可能ベク
トル化入力とを受け取る。資源利用可能入力は、必要資
源出力に類似しているが、必要な資源を反映するのでは
なくて、現在使用されていない資源を指示する。ＳＣＵ
が使用する利用可能資源の各々は、資源が活動中である
時にその資源によりセットされる出力（使用中ビット）
を有する。全ての資源使用中ビットの組み合わせは資源
利用可能ベクトル化信号を形成する。資源検査論理８０
は、必要資源を利用可能資源と比較する。

コマンドを適切に実行し得る様に、所望の資源が全て利
用可能であれば、論理８０はＯＫ倍信号送り、該コマン
ドの実行が開始される。さもなければ、論理８０はＢＵ
ＳＹ信号を送出する。このＢＵＳＹ信号は調停論理７２
に戻されて、選択されたコマンドがこの時には実行不可
能であることと他のコマンドが選択されるべきこととを
示す。

実行不可能なコマンドは引っ込められず、単にその対応
のバッファーにとどまり、そのＬＯＡＤ　ＣＯＭＭＡＮ
Ｄは後のサイクル中調停を競う。

該ＯＫ倍信号、データクロスバ−コントローラ（第５図
の６９）に信号を送ることによって所要のデータ経路の
設立を開始させる。メモリー要求の実行のために、該Ｏ
Ｋ倍信号ＳＣＵにおいて他の２個の動作も開始させる。

第１に、メモリー要求が開始される。しかし、現在のア
ドレスに対応するデータが他のＣＰＵのキャッシュ内に
あることもあり得る。従って、ＯＫ倍信号主メモリー１
６からではなくてそのＣＰＵからデータを検索する試み
も開始する。データ整合を目的として、他のＣＰＵキャ
ッシュ内に存在するデータが検索されて、該データの最
も広く使われている形が使われていることを確かめる。

更に、該データが他のＣＰＵのキャッシュ内に存在する
か否か判定するプロセスは２クロツクサイクルの動作を
必要とするが、主メモリーからデータを検索するにはも
っと多数のクロックサイクルが必要である。従って、他
のキャッシュ内に存在するデータが主メモリーのデータ
と同一である時も、該データを該ＣＰＵキャッシュから
検索する動作の方が早い。

該データが他のＣＰＵのキャッシュ内にあるか否か分か
る前にメモリー要求を開始する目的は、主メモリー要求
に要する実際の時間を短縮するためである０例えば、デ
ータが他のＣＰＵ内に存在しなければ、主メモリー要求
の継続が許されると共に、他のＣＰＵのキャッシュ状況
が分かる前に２クロツクサイクル処理を開始している。

逆に、若しデータが他のＣＰＵのキャッシュ内にあれば
、該メモリー要求は打ち切られる。従って、キャッシュ
矛盾がない時には、主メモリー要求を早期に開始するこ
とは有益な結果をもたらす。

メモリー要求に応じて主メモリーからではなくてＣＰＵ
キャッシュからデータを検索するために、資源検査論理
８０のＯＫ小出力タグ参照キュー８２の入力に供給され
る。タグ参照キューは、メモリー参照要求を一時的に格
納する。キャッシュ参照動作を完了するには２クロツク
サイクルを要するのに対してＬＯＡＤ　ＣＯＭＭＡＮＤ
は各クロックサイクルで調停され得るから、−時的格納
が望ましい。

従って、調停論理７２の動作中断を防止するために、−
時的記憶場所が必要である。タグ参照キュー８２は４個
の連続するキャッシュ参照要求を維持する様に構成され
ていることが好ましい。

該キューに維持される情報は、このキャッシュ参照に対
応するＬＯＡＤ　ＣＯＭＭＡＮＤが調停を勝ち取った時
に調停論理７２から送出される選択アドレス信号を含む
。

この選択アドレス信号は、タグアドレスマルチプレクサ
８４の選択入力に送られる。タグアドレスマルチプレク
サ８４への入力は、アドレスマルチプレクサ６６への入
力と共に共有される。従って、タグアドレスマルチプレ
クサ８４の出力は、その対応のＬＯＡＤ　ＣＯＭＭＡＮ
Ｄ７！ｌ＜調停を勝ち取った時は、アドレスマルチプレ
クサ６６の出力と同一である。

即ち、タグアドレスマルチプレクサ８４の出力は、現在
のタグ参照に対応するアドレスである。

ＣＰＵが要求したデータが他のいずれかの並列ＣＰＵの
キャッシュ内に存在するか否か判定するために、タグア
ドレスマルチプレクサ８４の出力は、ＣＰＵキャッシュ
の各々に内蔵されているデータのアドレスと比較される
。タグアドレスマルチプレクサの出力のビット１５：６
はタグＲＡＭ８６の組に接続される。この１０ビツトア
ドレスは、ＣＰＵから選択されたアドレスに対応するタ
グＲＡＭ場所を特定する。タグＲＡＭ８６は、他の並列
ＣＰＵのうちの一つのキャッシュに現在格納されている
データのアドレスのビット３２：１６を送出する。同時
に、タグアドレスマルチプレクサ８４からのビット３２
：１６は、タグＲＡＭ８６からの検索の終了を待ってい
るバッファー８８内に置かれ灸０．アドレスバッファー
８８及びタグＲＡＭ８６の両方からのアドレスの上位１
７ビツトは共に１７ビツト比較器９０の入力に送られる
。この様にして、比較器９０は、タグＲＡＭ８６に格納
されているアドレスがＣＰＵから要求されたアドレスと
一致する時、アサートされた信号を生成する。逆に、比
較器９０は、アドレスＣＰＵとタグＲＡＭ８６内のアド
レスとの間にミスがある時は、アサートされない値を生
成する。

タグＲＡＭ８６、アドレスバッファー８８、及び比較器
９０は４回複製され、一つの場合が各ＣＰＵキャッシュ
に対応する。４個の比較器９０の各々の出力はマイクロ
シーケンサ９２に送られる。

タグＲＡＭ８６は、ＣＰＵのメモリーアクセス装置の各
々に内蔵されているタグＲＡＭ３２に対応する。タグＲ
ＡＭ８６．３２は、同一の情報を内蔵し、ＣＰＵキャッ
シュに現在内蔵されているメモリーアドレスをＳＣＵが
監視することを可能にする。従って、タグＲＡＭ３２と
同様のタグＲＡＭ８６も２路セツト連想である。タグＲ
ＡＭ８６がこの様に２路セツト連想であることは、キャ
ッシュ参照動作の完了に２クロツクサイクルを要するこ
との理由を明らかにするものである。タグＡＲＭ８６は
２路セツト連想であるので、比較を行なうためには、そ
のつど、連続するサイクルでセット０及びセットｌに格
納されているアドレスを比較する必要がある。

この点で、比較器９０からの信号は、単に、一つのＣＰ
Ｕが要求したデータについて、残りのＣＰＵのキャッシ
ュでヒツトがあるかミスがあるかを示す。ヒットがデー
タ整合性問題を生じさせるか否か判定するために、要求
側ＣＰＵにより実行されているコマンドの種類が「ヒツ
トＪ　ＣＰＵ内のデータの状況と共に分からなければな
らない。

要求側ＣＰＵが−ＲＩＴＥ　ＲＩ！ＦＩＬＬの目的でデ
ータを希望する時は、データが「ヒツトＪ　ＣＰＵに残
ることを許され且つ要求側ＣＰＵにも置かれるならば、
データネ整合の危険がある。例えば、若し要求側ＣＰＵ
が単にＲＥＡＤ　ＲＥｆ’ＩＬＬを完了することを望み
、且つデータが「ヒットＪ　ＣＰＵ内に読み出し状態で
存在するならば、データネ整合問題はない、従って、タ
グＲＡＭ８６は４個の状態即ち、無効状態、読み出し状
態、部分的書き込み状態及び完全書き込み状態のうちの
一つを示す一対のキャッシュデータビットも格納する。

これらのキャッシュデータビットもタグＲＡＭ８６から
マイクロシーケンサ９２へ送られる。同様に、元のコマ
ンドもタグ参照キュー８２に格納され、マイクロシーケ
ンサ９２に渡される。

マイクロシーケンサ９２は、要求されたデータが並列Ｃ
ＰＵ年ヤッシュ内に存在するか否か判定し、且つ、若し
そうならば、その要求がデータネ整合問題を引き起こす
か否かを判定するのに充分な入力を持っている。従って
、マイクロシーケンサは、今、資源検査論理８０からの
ＯＫ信号により開始されたメモリー要求を打ち切るか、
或はメモリー要求の動作継続を許すか、選択することが
出来る。勿論、マイクロシーケンサ９２は、要求された
データが並列ＣＰＵキャッシュの一つに書き込まれであ
るのが分かった時に限ってメモリー要求を打ち切る。さ
もなければ、メモリー要求はその論理的結論までｍ続し
、データを要求側ＣＰＵに戻す。従って、要求されたデ
ータが並列ＣＰＵキャッシュのいずれかの中に存在する
か否か検査する前にメモリー要求を開始することによっ
て、割合に低速のメモリー要求を２サイクル早く開始す
ることが出来る。

第５図を参照すると、マイクロシーケンサ９２は手配キ
ュー９４に接続されるものとして示されている。この点
で、マイクロシーケンサ９２は２個の二者択一の機能を
遂行することが出来る。第１に、マイクロシーケンサ９
２はＣＰＵキャッシュの各々での「ミス」に応じてメモ
リーサイクルが動作を継続して、指示されたアドレスか
ら所望のデータを検索し続けることを可能にする。また
、マイクロシーケンサ９２は、ヒツトが検出されたＣＰ
Ｕキャッシュから所望のデータを検索してそのデータを
要求側ＣＰＵキャッシュへ移動させることも出来る。Ｃ
ＰＵキャッシュ間でのこのデータ転送を達成するために
は、データ経路、アドレス経路１．コマンド経路等の資
源及びその他の雑多な資源が必要であることが理解され
ねばならない。

それゆえ、この「手配」を実行するために、該「手配」
を達成するのに必要な資源を判定し、その資源が現在利
用可能であるか否か問い合わせがなされなければならな
い。

従って、マイクロシーケンサは、必要資源ベクトルを生
成し、羊のベクトルを手配キュー９４に置く。手配キュ
ー９４はベクトルに必要とされる資源用の４個の記憶場
所を包含する。周期的に、必要資源手配論理９６は、必
要資源ベクトルの一つを手配キュー９４から除去してそ
れらの資源を保留し、メモリー始動論理がその同じ資源
を使うことを予防する。従って、必要な資源が現在使用
中であっても、それらを将来の使用されない様に留保し
ておけば、要求側ＣＰＵ及び「ヒツト」ＣＰＵキャッシ
ュ間の所望のデータの移動を達成するために該資源を結
局利用することが出来る様になる。

この様な資源の留保は、この必要資源ベクトル資源検査
論理へ送ることによって達成される。これにより、実際
上、資源論理に対して、これらの資源が現在は利用不可
能であることが示される。

従って、同じ資源のうちの一部を必要とするその後のメ
モリー要求は、資源検査論理から使用中信号を発生させ
、そのメモリー要求を調停論理に戻す。この様にして、
手配を完了するために必要とされる資源と抵触しないメ
モリー要求は継続を許される。一方、手配を完了するこ
とが出来る様に、矛盾するメモリー要求には低い優先順
位が与えられる。

【図面の簡単な説明】

第１図は、コンピュータシステムの最高レベルブロック
図である。 第２図は、ＳＣυ−ＣＰＵインターフェースの概略ブロ
ック図である。 第３図は、該インターフェースのＣＰＵ１＃Ｊ御ア一キ
テクチヤ部分のブロック図である。 第４図及び第５図は、該インターフェースのＳＣＵ制御
アーキテクチャ部分のブロック図である。 １０・・・・・・コンピュータシステム、１１．１２，
１３．１４・・・・・・中央処理装置、１６・・・・・
・主メモリー　　１８・・・・・・入出力装置、２０・
・・・・・システム制御装置、２２・・・・・・実行装
置、２４・・・・・・指令装置、 ２６・・・・・・メモリーアクセス装置、２８・・・・
・・キャッシュ、 ３０・・・・・・サービスプロセッサー装置。

Claims (3)

【特許請求の範囲】
1. （１）複数の中央処理装置と、主メモリーと、該中央処
   理装置及び主メモリー間のデータの転送を制御するシス
   テム制御装置と、を有し、該中央処理装置の各々は、該
   主メモリーに維持されているデータの選択された部分を
   内蔵するキャッシュを有するコンピューターシステムに
   おいて一前記システム制御装置は、 該主メモリーの選択されたアドレスに内蔵されているデ
   ータに対する要求を該中央処理装置の一つから受け取る
   手段と、 データ要求を受け取ると、該主メモリーからのデータ検
   索を開始する手段と、 要求されたデータアドレスを、該中央処理装置キャッシ
   ュの各々に内蔵されているデータのアドレスと比較して
   、それらの一致又は不一致を検出するとそれぞれヒット
   信号又ははミス信号を送出する手段と、 該ヒット信号を受け取ると、該データ検索開始手段の動
   作を打ち切る手段と、 ヒット信号を受け取ると、該中央処理装置キャッシュか
   ら要求されたデータを検索し、その検索したデータを要
   求側中央処理装置キャッシュに送る手段と、 該ミス信号を受け取ると、該主メモリーから検索された
   データを要求側中央処理装置キャッシュに送る手段とか
   ら成ることを特徴とするコンピューターシステム。
2. （２）コンピューターシステムにおいて中央処理装置と
   主メモリーとの間のデータの転送を制御する方法であっ
   て、該中央処理装置は各々、該主メモリーに維持されて
   いるデータの選択された部分を内蔵するキャッシュを有
   し、該方法は、該主メモリーの選択されたアドレスに内
   蔵されているデータに対する要求を該中央処理装置の一
   つから受け取り、 要求されたデータアドレスを、該中央処理装置キャッシ
   ュの各々に内蔵されているデータのアドレスと比較し、
   その間の一致又は不一致を検出したらそれぞれヒット信
   号又はミス信号を送出し、 該ヒット信号に応じて、要求されたデータをそれぞれの
   中央処理装置キャッシュから検索し、その検索したデー
   タを要求側中央処理装置に送り、 該ミス信号に応じて、主メモリーから検索された要求さ
   れたデータを要求側中央処理装置に送るステップから成
   ることを特徴とする方法。
3. （３）該主メモリーからのデータ検索は、データに対す
   る要求が受信されたことに応じて開始され、該主メモリ
   ーからのデータ検索は、該ヒット信号が受信されたこと
   に応じて打ち切られることを特徴とする請求項２に記載
   の方法。