JPH02207367A - デジタルコンピュータのサービス処理ユニットとシステム制御ユニットとの間のインターフェイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、本発明と同時に出願された次の米国特許出願
に開示されたコンピュータシステムの幾つかの特徴に関
連したものである。即ち、アーノルド氏等の「マルチプ
ロセッサシステムのシステム制御ユニットを中央処理ユ
ニットとインターフェイスする方法及び装置（ＭＥＴＨ
ＯＤ　ＡＮＤ　ＡＰＰＡＲＡ−ＴＵＳ　ＦＯＲＩＮＴＥ
ＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　
ＵＮＩＴＦＯＲＡ　ＭＵＬＴＩＰＲＯＣＥＳＳＯＲＳＹ
ＳＴＥＭ　ＷＩＴＨＴＨＥ　ＣＥＮＴＲＡＬＰＲＯＣＥ
ＳＳＩＮＧ　ＵＮＩＴＳ）　Ｊ　　；ガリアード氏等の
［マルチプロセッサシステムのシステム制御ユニットを
システムの主メモリとインターフェイスする方法及び装
置（ＭＥＴ）（００ＡＮＤ　ＭＥＡＮＳ　ＦＯＲＩＮＴ
ＥＲＦＡＣＩＮＧ　ＡＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　
ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ
ＳＹＳＴＥＭ　ＷＩＴ）（ＴＨＥ　ＳＹＳＴＥＭ　ＭＡ
ＩＮ　ＭＥＭＯＲＹ）Ｊ　　；　Ｄ。

ファイト氏等の「パイプラインコンピュータシステムに
おける可変数の潜在的なメモリアクセス競合を分析する
方法及び装置（ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳＦＯ
ＲＲＥＳＯＬＶＩＮＧ　Ａ　ＶＡＲＩＡＢＬＥ　ＮＵＭ
ＢＥＲＯＦ　ＰＯＴＥＮＴＩＡＬＭＥＭＯＲＹ　ＡＣＣ
ＥＳＳ　Ｃ０ＮＦＬＩＣＴＳ　　ＩＮ　Ａ　ＰＩＰＥＬ
ＩＮＥＤ　ＣＯＭ−ＰＵＴＥＲＳＹＳＴＥＭ）Ｊ　　；
　Ｄ、ファイト氏等の「可変長さの命令アーキテクチャ
における多数の指定子のデコード（ＤＥＣＯＤＩＮＧ　
ＭＵＬＴＩＰＬＥ　５ＰＥＣＩＦＩＥＲ５ＩＮ　ＡＶＡ
ＲＩＡＢＬＥ　ＬＥＮＧＴＨｌＮ５ＴＲＵＣＴＩＯＮ　
ＡＲＣＨＩＴＥＣＴＵＲＥ）Ｊ　　；Ｄ、ファイト氏等
の［仮想命令キャッシュ再装填７）Ｌ／ゴリズム（ＶＩ
ＲＴＵＡＬ　ｌＮ５ＴＲＵＣＴＩＯＮ　ＣＡＣ［ＩＥ　
ＲＥ−ＦＩＬＬ　ＡＬＧＯＲＩＴＨＭ）Ｊ　　；ミュー
レイ氏等の「レジスタのパイプライン処理及び同じ命令
内のレジスタ変更指定子（ＰＩＰＥＬＩＮＥ　ＰＲＯＣ
ＥＳＳＩＮＧ　ＯＦ　ＲＥＧＩＳＴＥＲＡＮＤ　ＲＥ（
、ｒｓＴＥＲＭＯＤＩＦＩＮＧ　５ＰＥＣＩＦＩＥＲＳ
　ＷＩＴＨＩＮ　ＴＨＥＳＡＭＥ　ｌＮ５ＴＲＵＣ：Ｔ
ｌ０Ｎ）Ｊ　　；ミューレイ氏等の「デジタルコンピュ
ータ用のデータ依存性を分析する多企令予備処理システ
ム（ＭＵＬＴＩＰＬＥ　ｌＮ５ＴＲＵＣＴｒＯＮＰＲＥ
ＰＲＯＣＥＳＳＩＮＧ　ＳＹＳＴＥＭ　ＷＩＴ）（ＤＡ
ＴＡ　ＤＥＰＥＮＤＥＮＣＹＲＥＳＯＬＵＴＩＯＮ　Ｆ
ＯＲＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ５）Ｊ　；　Ｄ
、ファイト氏等の「パイプラインプロセッサにおける予
備処理を示す指定子（ＰＲＥＰＲＯＣＥＳＳＩＮＧ　Ｉ
ＭＰＬＩＥＤＳＰＥ（、ｒＦＩＥＲ５ＩＮ　Ａ　ＰＩＰ
ＥＬＩＮＥＤ　ＰＲＯＣＥＳＳＯＲ）Ｊ　　；　Ｄ。

ファイト氏等の［ブランチ予想（ＢＲＡＮＣＨＰＲＥＤ
ＩＣ−ＴＩＯＮ）Ｊ　　；フォサム氏等の「デジタルコ
ンピュータ用のパイプライン式浮動小数点加算器（ＰＩ
ＰＥ−ＬＩＮＥＤ　ＦＬＯＡＴＩＮＧ　ＰＯＩＮＴ　Ａ
ＤＤＥＲＦＯＲＤＩＧＩＴＡＬ　ＣＯＭ−ＰＵＴＥＲ）
Ｊ　　；グランドマン氏等の「自己調時レジスタファイ
ル（ＳＥＬＦ　ＴＩＭＥＤ　ＲＥＧＩＳＴＥＲＦＩＬＥ
）Ｊ　　；ピーベン氏等の「パイプラインコンピュータ
システムにおいてエラーを検出して修正する方法及び装
置（ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯ
ＲＤＥＴＥＣＴＩＮＧ　ＡＮＤ　Ｃ０−ＲＲＥ（：ＴＩ
ＮＧ　ＥＲＲＯＲ５ＩＮ　Ａ　ＰＩＰＥＬＩＮＥＤ　Ｃ
ＯＭＰ［ＩＴＥＲＳＹＳ−ＴＥＭ）Ｊ　　；フライン氏
等の［マルチプロセッサシステムにおいてシステム制御
ユニットを用いて通信要求を仲裁するための方法及び手
段（ＭＥＴＩ（ＯＤ　ＡＮＤＭＥＡＮＳ　ＦＯＲＡＲＢ
ＩＴＲＡＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴＩＯＮ　ＲＥ
ＱＵＥＳＴＳＵＳＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴ
Ｒ０Ｌ　ＵＮＩＴ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥ
ＳＳＯＲＳＹＳＴＥＭ）Ｊ　　；　Ｅ、ファイト氏等の
［マイクロコード実行ユニットにおける並列動作のマル
チファンクションユニットの制御（Ｃ：０ＮＴＲＯＬ　
ＯＦＭＵＬＴＩＰＬＥ　ＦＵＮＣＴＩＯＮ　ＵＮＩＴＳ
　ＷＩＴＨＰＡＲＡＬＬＥＬ　０ＰＥＲＡ−ＴＩＯＮ　
ＩＮ　Ａ　ＭＩＣＲＯＣＯＤＥＤ　ＥＸＣＥＵＴＩＯＮ
　ＵＮＩＴ）Ｊ　　；ウェブ二世氏等の仮想メモリシス
テムをベースとするデジタルコンピュータの命令パイプ
ライン内で予めフェッチした命令で行なうメモリアクセ
ス例外の処理（ＰＲＯＣＥＳＳＩＮＧ　ＯＦ　ＭＥＭＯ
ＲＹ　ＡＣＣＥＳＳ　ＥＸＣＥＰ−ＴＩＯＮＳ　ＷＩＴ
ＨＰＲＥ−ＦＥＴＣＨＥＤ　ｌＮ５ＴＲＵＣＴＩＯＮＳ
　ＷＩＴＨＩＮＴＨＥ　ｌＮ５ＴＲＵＣＴＩＯＮ　ＰＩ
ＰＥＬＩＮＥ　ＯＦ　Ａ　ＶＩＲＴＵＡＬ　ＭＥＭＯＲ
ＹＳＹＳＴＥＭ−ＢＡＳＥＤ　ＤＩＧＩＴＡＬ　ＣＯＭ
ＰＵＴＥＲ）」；ヘサリングトン氏等の「デジタルコン
ピュータシステムにおいて仮想−物理メモリアドレスの
変換を制御するための方法及び装置（ＭＥＴ）（ＯＤ　
ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＣＯＮＴＲＯＬＬ
ＩＮＧ　Ｔ）ＩＥ　Ｃ０ＮＶＥＲ５ＩＯＮ　ＯＦ　ＶＩ
ＲＴＵＡＬ　Ｔ。

ＰＨＹＳＩＣＡＬ　ＭＥＭＯＲＹ　ＡＤＤＲＥＳＳＥＳ
　ＩＮ　Ａ　ＤＩＧＩＴＡＬ　ＣＯＭ−ＰＵＴＥＲＳＹ
ＳＴＥＭ）Ｊ　　；ヘサリングトン氏等の「エラー修正
機能を有する逆書き込みバッファ（ＷＲＩＴＥＢＡＣＫ
　ＢＵＦＦＥＲＷＩＴＨＥＲＲＯＲＣ０ＲＲＥ（：ＴＩ
ＮＧ　ＣＡＰＡＢＩＬＩ−ＴＩＥＳ）Ｊ　　、フライン
氏等のマルチプロセッサシステムにおいてシステム制御
ユニットを用いて通信要求を仲裁する方法及び手段（Ｍ
ＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳＦＯＲＡＲＢＩＴＲＡ
ＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴＩＯＮ　ＲＥＱＵＥＳ
ＴＳ　ＵＳＩＮＧＡ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　
ＵＮＩＴ　　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯ
ＲＳＹＳＴＥＭ）Ｊ　　；チャイナスワミー氏等の「マ
ルチプロセッサシステムにおいてシステムユニット間で
データトランザクションを行なうためのモジュール式ク
ロスバ−相互接続ネットワーク（ＭＯＤＵＬＡＲＣＲＯ
５ＳＢＡＲＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ　ＮＥＴＷ
ＯＲＫ　ＦＯＲＤＡＴＡＴＲＡＮＳＡ（：Ｔｌ０ＮＳ　
ＢＥＴＷＥＥＮ　ＳＹＳＴＥＭ　ＵＮＩＴＳ　ＩＮ　Ａ
　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）」；
ポリジン氏等の［入力／出カニニットを有するマルチプ
ロセッサシステムに対しシステム制御ユニットをインタ
ーフェイスするための方法及び装置（ＭＥＴＨＯＤ　Ａ
ＮＤ　ＡＰＰＡＲＡＴＵＳＦＯＲＩＮＴＥＲＦＡＣＩＮ
Ｇ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　Ｆ
ＯＲＡＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　
ＷＩＴＩ（ＩＮＰＵＴｌｏＵＴＰＵＴＵＮＩＴＳ）Ｊ　
　；ガリアルド氏等の「システム主メモリを有するマル
チプロセッサシステムのためのシステム制御ユニットを
インターフェイスする手段と共に使用するメモリ構成（
ＭＥＭＯＲＹ　Ｃ０ＮＦＩＧＵＲＡＴＩＯＮＦＯＲＵＳ
Ｅ　ＷＩＴＨＭＥＡＮＳ　［’ＯＲＩＮＴＥＲＦＡＣＩ
ＮＧ　Ａ　ＳＹＳＴＥＭＣＯＮＴＲＯＬ　ＵＮＩＴ　Ｆ
ＯＲＡ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ
ＷＩＴＨＳＹＳＴＥＭ　ＭＡＩＮ　ＭＥＭＯＲＹ）Ｊ　
　；及びガリアルド氏等のシステムモジュール間のＤＲ
ＡＭ制御信号をエラーチエツクする方法及び装置（ＭＥ
ＴＩＩＯＤ　ＡＮＤＭＥＡＮＳ　ＦＯＲＥＲＲＯＲＣＨ
ＥＣＫＩＮＧ　ＯＦ　ＤＲＡＭ−ＣＯＮＴＲＯＬＳＩＧ
ＮＡＬＳ　ＢＥＴＷＥＥＮ　ＳＹＳＴＥＭ　ＭＯＤＵＬ
ＥＳ）Ｊ　　。

本発明は、一般に、コンピュータシステムの機能要素間
のインターフェイスに係り、より詳細には、マルチプロ
セッサコンピュータシステムのシステム制御ユニットと
それに関連したサービス処理ユニットとの間のインター
フェイスに係る。

従来の技術 ］ンピュータシステムの分野においては、オペレータコ
ンソールで作業しているオペレータがコンピュータの動
作を監視及び制御するのが一般的である。コンピュータ
システムに対して適切な制御を行なうためには、オペレ
ータは、Ｉｌｏを介してシステムの主メモリにアクセス
して、選択されたＣＰＵの動作に割り込みできねばなら
ない。

更に、メモリ及びＩ１０ユニットへのオペレータアクセ
スは、システムエラーの間には特に重要なものとなる。

システムエラーの原因を決定するために、オペレータは
メモリ及びＩ１０ユニットにアクセスして、それらを検
査しそしてエラーを決定しなければならない。

全てのユニット間通信を管理するために、システム制御
ユニット（ＳＣＵ）が使用されている。

ＳＣＵは、一連の独立したインターフェイスを介して多
数のＣＰＵを主メモリ及びＩｌｏにリンクする。同様に
、ＳＣＵは、データ転送を効率的に且つ確実に処理でき
ねばならないインターフェイスを介してオペレータコン
ソールに接続される。

オペレータがシステムエラーの原因を決定するときに、
インターフェイスによって介入した付加的なエラーと混
同しないようにするためには、このインターフェイスの
信頼性が特に重要となる。

発明の構成 システム制御ユニットとサービス処理ユニットとの間に
効率の良い信頼性の高いインターフェイスを設けるため
に、システム制御ユニットの受信バッファとサービス処
理ユニットの送信バッファとの間のデータの流れは、次
のようにして制御される。即ち、サービス処理ユニット
からシステム制御ユニットへバッファ要求ハンドシェイ
ク信号を供給し、このバッファ要求ハンドシェイク信号
を受は取ると共にシステム制御ユニットの受信バッファ
がデータを受は取れるのに応答してシステム制御ユニッ
トからサービス制御ユニットヘバッファ許可ハンドシェ
イク信号を供給し、そしてサービス処理ユニットの送信
バッファからシステム制御ユニットの受信バッファへ一
連の次々のクロックサイクルにおいてデータを供給する
ことによって制御される。

本発明の第２の特徴において、サービス処理ユニットの
受信バッファとシステム制御ユニットの送信バッファと
の間のデータの流れは、次のようにして制御される。即
ち、サービス処理ユニットの受信バッファにデータが含
まれていてデータを受信できないのに応答して上記サー
ビス処理ユニットからシステム制御ユニットヘバッファ
・フルのハンドシェイク信号を供給し、バッファ・フル
のハンドシェイク信号が存在しないのに応答してシステ
ム制御ユニットから上記サービス処理ユニットへ送信フ
レームハンドシェイク信号を供給し、そして一連の次々
のクロックサイクルにおいてシステム制御ユニットの送
信バッファからサービス処理ユニットの受信バッファヘ
データを供給することによって制御される。

本発明の他の目的及び効果は、添付図面を参照した以下
の詳細な説明から理解されよう。

実施例 本発明は、種々の変形及び別の形態で実施できるが、特
定の実施例を添付図面に図示して以下に詳細に説明する
。然し乍ら、本発明は、この特定の実施例に限定される
ものではなく、特許請求の範囲に規定する本発明の精神
及び範囲内に入る全ての変更や修正や等動物を包含する
ものとする。

先ず、第１図は、マルチプロセッサコンピュータシステ
ム１０の上部レベルブロック図であり、このシステムは
、複数の中央処理ユニット（ＣＰＵｌ−ＣＰＵ４）１１
．１２．１３．１４を含んでいる。これらのＣＰＵは、
共通の共有主メモリ１６及び入力／出カニニット（Ｉｌ
ｏ）１８へのアクセスを必要とする。ｌ１０１８は、一
般にはコンピュータシステム１０がそしてより詳細には
ＣＰＵが外界と通信できるようにする。例えば、１１０
１８は、ディスク及びテープドライブ、通信装置、プリ
ンタ、プロッタ、ワークステーション、等の公知装置を
含む。

多数のＣＰＵの利点を完全に採り入れるために、システ
ムは、ＣＰＵｌ−ＣＰＵ４が並列に動作できるように構
成される。この並列な動作は、共有メモリ１６及びｌ１
０１８に対するアクセス競合のような幾つかの問題を提
起する。システム制御ユニット（ＳＣＵ）２０は、これ
らのユニット間通信を管理するのに用いられる。５ＣＵ
２０は、一連の独立したインターフェイスを介してＣＰ
Ｕｌ−ＣＰＵ４を主メモリ１６及びｌ１０１８にリンク
する。データ要求は、各ユニットから５ＣＵ２０によっ
て受は取られ、これは、ＣＰＵが並列に動作することか
ら予期しない時間、特に、同時に生じる。データ転送に
ついてのこれらの要求は、仲裁アルゴリズムに基づいて
スケジュールが決められ、識別されたユニットへ／から
適当なインターフェイスを介して処理される。

ＣＰＵの内部では、個々の命令の実行が多数の小さなタ
スクに分割される。これらのタスクは、その目的に最も
適するようにされた専用の個々の独立した機能ユニット
によって実行される。

各々の命令は最終的に別々の動作を実行するが、各命令
が細分化される多数の小さなタスクは全ての命令に対し
て共通である。一般に、命令の実行中には、命令フェッ
チ、命令デコード、オペランドフェッチ、実行及び結果
の記憶といった多数の段階が実行される。従って、専用
のハードウェア段を用いることにより、これらの段階を
重畳させて、命令についての全スループットを増加する
ことができる。

バイブラインを通るデータ路は、各バイブライン段の結
果を次のバイブライン段へ転送するための各組のレジス
タを備えている。これらの転送レジスタは、共通のシス
テムクロックに応答して調時される。例えば、第１のク
ロックサイクル中に、命令フェッチ専用のハードウェア
によって第１命令がフェッチされる。第２のクロックサ
イクル中に、フェッチされた命令が転送されそして命令
デコードハードウェアによってデコードされるが、同時
に、次の命令が命令フェッチハードウェアによってフェ
ッチされる。第３のクロックサイクル中に、各命令がバ
イブラインの次の段にシフトされ、新たな命令がフェッ
チされる。従って、バイブラインがいっばいになった後
に、各クロックサイクルの終りに命令が完全に実行され
る。

このプロセスは、製造環境における組み立てラインと同
様である。各作業者は、その作業段を経て送られる各製
品について１つのタスクのみを専用に行なう。各々のタ
スクが実行されるにつれて、製品が移動されて完成へと
近づいていく。最終段においては、作業者が彼に指定さ
れたタスクを実行するたびに、完成した製品が組み立て
ラインから送り出される。

このバイブライン構成を実行するために、ＣＰＵは、少
なくとも３つの機能ユニット、即ち実行ユニット、命令
ユニット及びメモリアクセスユニットに区分化される。

その名前が示す通り、実行ユニットは、最終的に、命令
の実際の実行を果たす。命令ユニットは、命令を予めフ
ェッチし、ＯＰコードをデコードしてオペランド及び結
果指定子を得、オペランドをフェッチし、そしてプログ
ラムカウンタを更新する。

メモリアクセスユニットは、ＣＰＵのメモリ関連機能を
実行する。例えば、メモリアクセスユニットは高速キャ
ッシュを維持する。このキャッシュは、主メモリ１６に
記憶された情報の小さな部分のコピーを記憶し、メモリ
アクセス時間を減少することにより処理速度を増加する
のに用いられる。主メモリ１６は、低コストで低速のメ
モリ部品で構成される。ＣＰＵが各メモリ参照の間に主
メモリへのアクセスを必要とする場合には、ＣＰＵの全
速度が主メモリの速度に合致するように下げられる。と
いうのは、ＣＰＵは、メモリの参照によって所望のデー
タが返送されるまで命令を実行できないからである。従
って、キャッシュは、高速でコストの高い半導体メモリ
部品で構成されるが、このようにコストが高いために、
キャッシュは、主メモリに比して非常に少ない記憶位置
しか含んでいない。これらの比較的少数の高速記憶位置
は、ＣＰＵによって最も頻繁に使用される主メモリの部
分を維持するのに使用される。それ故、キャッシュに維
持されていないメモリ参照のみが主メモリ１６をアクセ
スすることになる。従って、ＣＰＵの全体的な速度が改
善される。

キャッシュに維持されたメモリは、プログラムが進むに
つれて変化することに注意されたい。

例えば、プログラムの始めに頻繁に参照されるメモリ位
置は、プログラムの後の段階ではアクセスされない。こ
れに対し、プログラムの中間部分で頻繁に使用されるメ
モリ位置は、プログラムの開始又は終了部分ではほとん
ど使用されない。従って、キャッシュの内容は主メモリ
１６から頻繁に更新されねばならず、キャッシュと５Ｃ
Ｕ２０との間に効率的な通信が必要となる。

５ＣＵ２０は、種々のシステムユニットを、通常のコン
ソール機能を実行するサービスプロセッサユニット（Ｓ
ＰＵ）３０にリンクする。５ＰＵ３０は、処理システム
の全動作の状態を判断しそして制御する役割を果たす。

特に、５ＣＵ２０は、５ＰＵ３０に対し、複数のＣＰＵ
に通信する手段をなし、そしてＣＰＵ内の全ての記憶エ
レメントにアクセスする。５ＰＵ３０は、読み取り及び
書き込みと、Ｉ１０読み取り及び書き込みとを含むメモ
リアクセス機能を開始する。更に、ＳＰＵは、いずれか
又は全てのＣＰＵへの割り込みを開始することができる
。

５ＣＵ２０にボート接続されている全てのシステムユニ
ット間の効率的な通信は、コンピュータシステム１０の
並列動作を最適にするために重要である。Ｉｌｏはメモ
リを参照することができ、ＣＰＵはメモリを参照するこ
とができそしてＣＰＵはＩｌｏを参照できるが、トラヒ
ックの量はＣＰＵとメモリとの間で決まる。５ＣＵ２０
は、システム全体にわたる全てのメツセージパケットに
対する中央スイッチングステーションとなる。

ＳＰＵとＳＣＵとの間の効率的な通信も同様に重要であ
る。制御コンソールで作業しているシステムオペレータ
は、ＳＰＵとＳＣＵのインターフェイスを経てコンピュ
ータシステムと対話する。

従って、これらオペレータがＣＰＵ、Ｉｌｏ及び主メモ
リへ確実に且つ迅速にア、クセスできるよう確保するた
めには、インターフェイスの適切な動作が重要となる。

第２図を参照すれば、５ＣＵ２０と５ＰＵ３０との間の
インターフェイス及びそれに対応するインターフェイス
信号が示されている。各信号は信号ラインによって表わ
されているが、これらの信号は実際にはノイズの結合を
減少するために差動対として送信される。更に、インタ
ーフェイスは直列に終端されたエミッタ結合論理を用い
ているので、ラインはいずれも両方向性ではない。イン
ターフェイスは、同じ形式の信号を送信するために各方
向に別々のラインを含んでいる。例えば、インターフェ
イスは、ＳＰＵからＳＣＵヘデータを転送するための８
本のラインと、ＳＣＵから８１）　Ｕヘデータを転送す
るための８本のラインとを備えている。これら８本のラ
インの各組は、単一のクロックサイクルにデータの全バ
イト（８ビツト）を送信できるようにする。又、データ
ラインがベクター表示［７：　Ｏ］で表わされており、
信号ラインが８本の並列なデータラインを表わすことを
示している。これらの８本のラインは一般にデータライ
ンと称するが、これは便宜上に過ぎない。ＳＣＵとＳＰ
Ｕとの間のデータ路を与えるのに加えて、データライン
は、メモリのアドレスと＋１０読み取り及び書き込み信
号とを供給することができる。更に、データラインは、
パケット転送、コマンドフィールド及びデータ書き込み
のためのマスクフィールド内に埋設することもできる。

最後に、データラインは、ＳＰＵからＳＣＵへの割り込
み及びエラー修正コードをそれらの間で搬送することが
できる。

８ビツト巾に過ぎないデータバスは、もちろん、単一の
クロックサイクル内に１バイトの情報しか転送しない。

然し乍ら、データ転送は、典型的に、クオドワードのデ
ータ　（８バイト）を含む。

従って、８ビツトのデータバスを経てクオドワードのデ
ータを転送するためには、８個の次々のクロックサイク
ルの各クロックサイクル中に１バイトのデータが送信さ
れる。更に、この同じ８ビツトバスを経てアドレスも供
給されると共に、本コンピュータシステムのアドレス可
能なメモリは、完全なメモリ領域を画成するのに３２ビ
ツトを必要とされるので、４つの連続するクロックサイ
クル内にアドレスを供給しなければならない。更に、こ
の同じ８ビツトバスを経てコマンド信号が同様に供給さ
れ、データ転送を完了するためには更に別のクロックサ
イクルを必要とする。同様に、ＳＰＵからＳＣＵへの書
き込み動作については、書き込まれるべき有効バイトで
あるこれらのバイトを識別するために８ビツトのマスク
フィールドが必要とされる。従って、ＳＰＵとＳＣＵと
の間でデータ転送を完了するには、全部で１４個のクロ
ックサイクルが必要となる。

インターフェイスは、メモリ読み取り／書き込み動作を
、表ｒに基づいて配列されたアドレス、データ、コマン
ド及びマスクビットより成る１４個のクロックサイクル
パケットに構成する。

表１ メモリ読み取り／書き込みパケット クロック　　　　　　ビット　　　　　　ビットル　　
　　　　７：４　　　　　　　３：００　　　　　　　
ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｃｍｄ［３：Ｏ］
１　　　　　　　　　　　　　　　　ａｄｄｒ［２９：
２６コ　　　　　　　　　　ａｄｄｒ［１３：　１０］
２　　　　　　　ａｄｄｒ［５：２］　　　　　　ａｄ
ｄｒ［９：６］３　　　　　　　　　　　　　　　　ａ
ｄｄｒ［３３：３０コ　　　　　　　　　　ａｄｄｒ［
２１，１８コ４　　　　　　　　　　　　　　　ａｄｄ
ｒ［２５：２２コ　　　　　　　　　　ａｄｄｒ［１７
，１４］５　　　　　　　　　　　　　　　ｍａｓｋ［
７：４コ　　　　　　　　　　　　ｍａｓｋ［３：Ｏ］
６　　　　　　　　　　　　　　　ｄａｔａ［３５：３
２］　　　　　　　　　　　ｄａｔａ［３：０コア　　
　　　　　ｄａｔａ［３９：３６］　　　　　ｄａｔａ
［７：４］８　　　　　　　　　　ｄａｔａ［４３：４
０］　　　　　　　ｄａｔａ［１１：８］９　　　　　
　　ｄａｔａ［４７：４４］　　　　　ｄａｔａ［１５
：　１２］１０　　　　　　　ｄａｔａ［５１：４８］
　　　　　ｄａｔａ［１９：　１６］１１　　　　　　
　ｄａｔａ［５５：５２］　　　　　ｄａｔａ［２３：
２０１１２　　　　　　　ｄａｔａ［５９：５６］　　
　　　ｄａｔａ［２７：２４］１３　　　　　　　ｄａ
ｔａ［６３：６０］　　　　　ｄａｔａ［３１：２８］
メモリ読み取り／書き込み動作においては、上位４ビツ
トが指定されずそして下位４ビツトが４ビツトコマンド
フイールドを含むサイクルＯで開始してデータバスの動
作が１４回繰り返される。

その後、サイクル１においては、ビット２９：２６及び
１３：１０を供給することにより３２ビツトアドレスの
送信が開始される。残りの１２個のサイクルに含まれた
情報は、表■を検討することにより明らかであろう。

前記したように、メモリ読み取り及び書き込み動作に加
えて、インターフェイスは、＋１０読み取り及び書き込
み動作も実行する。メモリパケットの転送と同様に、Ｉ
１０転送も１４個のクロックサイクルにおいて実行され
る。転送パケットの編成は、表Ｉに示されたものに対し
て変更され、表Ｈに示すフォーマットに対応するように
される。

表■ ＋１０読み取り／書き込みパケット ビット　　　　　　ビット ７：４　　　　　　　３：０ ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｃａ＋ｄ［３：Ｏ
］ａｄｄｒ［２９：２６］　　　　　ａｄｄｒ［１３：
　１０１ａｄｄｒ［５：２］　　　　　　　　　　　　
　ａｄｄｒ［９：６コａｄｄｒ／ｍａｓｋ［：３３：３
０］　　　ａｄｄｒ［２１：１８］ａｄｄｒ［２５：２
２コ　　　　　　　　　　ａｄｄｒ［＋７：１４コ０に
する　　　　　　　０にする ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｄａｔａ［３：Ｏ
］ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｄａｔ、ａ［７
：４］ｄｏｎ’　ｔ　　ｃａｒｅ　　　　　　　　　　
　　ｄａｔａ［１１：８コｄｏｎ’　ｔ　ｃａｒｅ　　
　　　　　　　ｄａｔａ［＋５：　１２］ｄｏｎ’　ｔ
　　ｃａｒｅ　　　　　　　　　　　ｄａｔａ［１９：
　１６コｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｄａｔａ
［２３：２０］ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｄ
ａｔａ［２７：２４］ｄｏｎ’　ｔ　ｃａｒｅ　　　　
　　ｄａｔａ［３１：２８］表■及び表■は、各々、エ
ラー修正コード（ＥＣＣ）パケット転送及び割り込みコ
マンドパケット転送の編成を表わしている。

表■ ＥＣＣコマンドパケット てＳＰＵインターフェイスに既に転送されてビットエラ
ーを受けているデータに対してダブルビット検出及び単
一ビット修正を行なうことができる。

表■ 割り込みコマンドパケット クロック　　　　　　ビット　　　　　　ビットＥＣＣ
コマンドパケットのアドレスフィールドは、ＥＣＣエラ
が検出された３４ビツトアドレスのうちの上位３２ビツ
トを含んでいる。シンドロームフィールドは、欠陥アド
レスに対して３２ビツトエラーシンドロームを含んでい
る。このエラーシンドロームにより、ＳＰＵは、ＳＣＵ
を経ｌ　　　　　　　　ｄｏｎ’　ｔ　ｃａｒｅ　　　
　　　ｄｏｎ　ｔ　ｃａｒｅ２　　　　　　　　ｄｏｎ
’　ｔ　ｃａｒｅ　　　　　　ｄｏｎ　ｔ　ｃａｒｅ３
　　　　　　　　ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　
ｄｏｎ　ｔ　ｃａｒｅ４　　　　　　　　　　　　　ｄ
ｏｎ’　ｔ　　ｃａｒｅ　　　　　　　　　　ｄｏｎ　
　ｔ　　ｃａｒｅ５　　　　　　　　ｄｏｎ’　ｔ　ｃ
ａｒｅ　　　　　　ｄＯｎ　Ｌ　ｃａｒｅ６　　　　　
　　　ｄｏｎ’　ｔ　ＣＭｅ　　　　　　ｄｏｎ　ｔ　
ｃａｒｅ７　　　　　　　　ｄｏｎ’　ｔ　ｃａｒｅ　
　　　　　ｄｏｎ　ｔ　ｃａｒｅ８　　　　　　　　ｄ
ｏｎ’　ｔ　ｃａｒｅ　　　　　　ｄｏｎ　ｔ　ｃａｒ
ｅ９　　　　　　　　ｄｏｎ　ｔ　Ｃａｒｅ　　　　　
　ｄｏｎ　ｔ　Ｃａｒｅｌｏ　　　　　　　　ｄｏｎ’
　ｔ　ｃａｒｅ　　　　　　ｄｏｎ　ｔ　ｃａｒｅＩＩ
　　　　　　　　ｄｏｎ　ｔ　Ｃａｒｅ　　　　　　ｄ
ｏｎ　ｔ　Ｃａｒｅ＋２　　　　　　　　ｄｏｎ　ｔ　
Ｃａｒｅ　　　　　　ｄｏｎ　ｔ　ｃａｒｅ１３　　　
　　　　　ｄｏｎ’　ｔ　ｃａｒｅ　　　　　　ｄｏｎ
　ｔ　ｃａｒｅ割り込みコマンドパケット内で、４ビツ
トＩＤフイールドは、このパケットを受信した際に４つ
のＣＰＵのどれに割り込むべきかを指示する。

ビット４はＣＰＵ０に対応し、ビット５はＣＰＵ１に対
応し、ビット６はＣＰＵ２に対応し、そしてビット７は
ＣＰＵ３に対応する。例えば、クロックＯのビット７：
４で表わされたデータが０００１である場合には、コマ
ンドフィールドに基づいてＣＰＵ０に割り込むべきであ
る。

４つの表内で、コマンドフィールドは、０クロツクサイ
クルに下位４ビツトとして送信される４ビツトフイール
ドとして一貫して示されている。

転送の方向に基づいて、コマンドフィールドコードは種
々の定義をとる。ＳＰＵからＳＣＵに送信されるコマン
ドコードは、ＳＣＵからＳＰＵに送信される同じコード
とは異なった機能を実行する。

例えば、ＳＣＵからＳＰＵへの転送に対するコマンドフ
ィールドの定義が表Ｖに示されている。

表Ｖ コー　　　　　　　　　コマン０ ００００　　　　　　　　　　読み取りレジスタ０００
１　　　　　　　　　　＠き込みレジスタｏｏｔｏ　　
　　　　　　　返送メモリ読み取り００１１　　　　　
　　　　返送ｒ１０読み取り０１００　　　　　　　　
　返送読み取りエラー０ｉ０１　　　　　　　　　書き
込みエラーレジスタ０１１０　　　　　　　　　読み取
りロック拒絶「読み取りレジスタ」は、ＳＣＵがコンソ
ールサブシステムに物理的に配置されたコンソールレジ
スタを読み取ろうとするときにＳＣＵによって発生され
るコマンドである。このコマンドは、表■に示すＩ１０
読み取り／書き込みパケットフォーマットを使用してい
る。

「書き込みレジスタ」は、ＳＣＵがコンソールサブシス
テムに物理的に配置されたコンソールレジスタに書き込
もうとするときにＳＣＵによって発生されるコマンドで
ある。「読み取りレジスタＪコマンドと同様に１表Ｈに
示すＩ１０読み取り／書き込みパケットフォーマットが
使用される。

「返送メモリ読み取り」は、ＳＣＵがメモリスペースを
参照した手前の読み取り要求によって要求された読み取
りデータを返送したときにＳＣＵによって発生されるコ
マンドである。

「返送Ｉ１０読み取り」は、［返送メモリ読み取り」と
同様にＳＣＵによって発生されるコマンドであるが、デ
ータ要求はメモリスペースではなくてＩ１０スペースを
参照する。このコマンドは、表Ｈに示されたＩ１０読み
取り書き込みパケットフォーマットを使用している。

「返送読み取りエラー」は、手前の読み取り要求によっ
て要求された読み取りデータがエラー状態に遭遇したこ
とをＳＰＵに知らせるためにＳＣＵによって発生される
コマンドである。このコマンドは、手前の読み取り要求
がＩｌｏ又はメモリを参照したかどうかに拘りなく有効
である。エラー状態は、例えば、存在しないメモリ位置
を参照することによって生じる。このコマンドは、表■
に示すメモリパケットフォーマットを使用している。

「書き込みエラーレジスタ」は、ＳＰＵに付随するＥＣ
Ｃを報告するためにＳＣＵによって発生されるコマンド
である。このコマンドは、エラーが検出されたアドレス
とそのエラーを修正するシンドロームとを返送するため
に表■に示されたＥＣＣコマンドパケットフォーマット
を使用する。

「読み取りロック拒絶」は、メモリスペースを参照した
読み取りロック要求が存在するロックに遭遇したことを
ＳＰＵに知らせるためにＳＣＵによって発生されるコマ
ンドである。従って、要求されたデータは返送されない
。このコマンドは、表■に示すメモリパケットフォーマ
ットを使用する。

或いは又、ＳＰＵからＳＣＵへの転送に対するコマンド
フィールドの定義が表■に示されている。

表■ ＳＰＵからＳＣＵへのコマンド コー　　　　　　　　　コマン０ ００００　　　　　　　　　メモリ読み取りコマンドｏ
ｏｏｔ　　　　　　　　　メモリ書き込みり００１Ｏメ
モリ読み取りロック要求 ００１１　　　　　　　　　メモリ書き込みアンロック
ｏ＋ｏｏ　　　　　　　　　Ｉｌｏ読み取り要求０　］
、０１　　　　　　　　１１０書き込み０１１０　　　
　　　　　　レジスタ返送読み取り０１１１　　　　　
　　　　割り込ミＴＲｘ１０００　　　　　　　　　　
割り込ミＴｒｘ１００１　　　　　　　　　割り込製欣
１０１０　　　　　　　　　割り込み訂Ｘ１０１１　　
　　　　　　　　割り込みＰＦｌ　１００　　　　　　
　　　コンソールホルト１１０１　　　　　　　　　　
キープアライブ１ｌｌＯコンソールスペア割り込み ｔｉｌｌ　　　　　　　　　コンソールスペア割り込み
［メモリ読み取り要求」は、主メモリの有効メモリアド
レスからデータを検索するためにＳＰＵによって発生さ
れるコマンドである。このコマンドは、表■に示すメモ
リパケットフォーマットを使用する。

「メモリ書き込み」は、主メモリ内の有効メモリアドレ
スにデータを書き込むためにＳＰＵによって発生される
コマンドである。このコマンドは、表Ｉに示すメモリパ
ケットフォーマットを用いている。

「メモリ読み取りロック要求」は、有効メモリ要求を読
み取りロックするためにＳＰＵによって発生されるコマ
ンドである。このコマンドは、表Ｉに示すメモリパケッ
トフォーマットを使用する。

「メモリ書き込みアンロック」は、主メモリ内の有効メ
モリアドレスを書き込みアンロックするためにＳＰＵに
よって発生されるコマンドである。このコマンドは、表
Ｉに示すメモリパケットフォーマットを用いている。

ｒＩ１０読み取り要求」は、有効Ｉ１０アドレスを読み
取るためにＳＰＵによって発生されるコマンドである。

このコマンドは、表口に示すＩｌｏ読み取り書き込みパ
ケットを使用する。

ｒＩ１０書き込み」は、有効Ｉ１０アドレスにデータを
書き込むためにＳＰＵによって発生されるコマンドであ
る。このコマンドは、表■に示すＩｌｏ読み取り書き込
みパケットを使用する。

「レジスタ返送読み取り」は、ＳＰＵがｓｃＵからの手
前の［読み取りレジスタ要求」に応答しているときにＳ
ＰＵによって発生されるコマンドである。ＳＰＵはこの
コマンドを発生し、表■に示すＩｌｏ読み取り書き込み
パケットを用いて要求されたデータを供給する。

「割り込みＴＲＸＪは、コンソールターミナル受信に応
答して１つ以上の選択されたＣＰＵに割り込むためにＳ
ＰＵによって発生されるコマンドである。このコマンド
は、表■に示す割り込みパケットフォーマットを使用す
る。

「割り込みＴＴＸＪは、コンソールターミナル送信に応
答して１つ以上の選択されたＣＰＵに割り込むためにＳ
ＰＵによって発生されるコマンドである。このコマンド
は、表■に示す創り込みパケットフォーマットを用いて
いる。

「割り込み５ＲＸＪは、コンソール記憶受信に応答して
１つ以上の選択されたＣＰＵに割り込むためにＳＰＵに
よって発生されるコマンドである。このコマンドは、表
■に示す割り込みパケットフォーマットを使用する。

「割り込み５ＴＸＪは、コンソール記憶送信に応答して
１つ以上の選択されたＣＰＵに割り込むためにＳＰＵに
よって発生されるコマンドである。このコマンドは、表
■に示す割り込みパケットフォーマットを使用する。

「割り込みＰＦＪは、妨げとなる停電に応答して１つ以
上の選択されたＣＰＵに割り込むためにＳＰＵによって
発生されるコマンドである。このコマンドは、表■に示
す割り込みパケットフォーマットを使用する。

「コンソールホルト」は、１つ以上の選択されたＣＰＵ
に割り込んでそのＣＰＵの動作を呈するためにＳＰＵに
よって発生されるコマンドである。このコマンドは、表
■に示す割り込みパケットフォーマットを使用する。

「キープアライブ」は、１つ以上の選択されたＣＰＵに
割り込んで「キープアライブ」時間切れが生じないよう
にするためにＳＰＵによって発生されるコマンドである
。このコマンドは、表■に示す割り込みパケットフォー
マットを使用する。

残りのコマンドコード１１１０及び１１１１は、コンソ
ール割り込みコマンドとして用いることができる。

再び第２図を参照すれば、８本の並列データラインに加
えて、インターフェイスは、各方向に転送される８本の
データラインの各グループに対し単一のデータパリティ
ラインを備えている。データパリティは奇数であり、各
データバイトと共に同期して読み取られる。従って、１
４バイトの転送は、各クロックサイクルに１つづつ１４
個のデータパリティピットがサンプリングされることに
なる。

ＳＣＵ及びＳＰＵの動作を同期するために、共通のクロ
ック信号が使用される。好ましくは、ＳＣＵクロック信
号がインターフェイスを経て送られて、それらの間での
全てのデータ転送が同期される。

ＳＰＵ及びＳＣＵの両方は、ユニット間でのデータ転送
を容易にするために３つのハンドシェイク信号を有して
いる。データ受信の準備ができていないユニットへデー
タが供給されるおそれを減少するために、２つのユニッ
ト間でのハンドシェイク通信が実行される。従って、各
ユニットは、３つのハンドシェイク信号と、これら３つ
のハンドシェイク信号に対するパリティ信号とを有して
いる。例えば、ＳＰＵは、１４バイトのデータ転送を受
は取って一時的に記憶するための１４バイトバツフアを
備えている。ＳＰＵがこのバッファ内のデータをアシュ
ミレートできるまで、更に別のデータ転送を受は取るこ
とができない。従って、ＳＰＵは、そのバッファがいっ
ばいであって更に別のデータに使用できない限りそのＢ
ＵＦＦＥＲＦＵＬＬハンドシェイク信号をアサートする
。ＳＣＵは、ＢＵＦＦＥＲＦＵＬＬ信号を監視し、ＢＵ
ＦＦＥＲＦＵＬＬ信号がデアサートされるまで、それ以
上のデータ転送を開始しない。ＳＰＵのバッファが使用
できるようになると、ＳＣＵは、ＴＲＡＮＳＭＩＴ　　
ＦＲＡＭＥハンドシェイク信号をアサートし、次の１４
個のクロックサイクルに対し、ＳＣＵからＳＰＵへのデ
ータラインに有効データが存在することをＳＰＵに知ら
せる。

ＳＰＵからＳＣＵへの逆方向のデータ転送は同様に行な
われる。５ＰｔＪがＳＣＵへデータ、を送信する準備が
できると、ＳＰＵはＢＵＦＦＥＲＲＥＱＵＥＳＴハンド
シェイク信号を発生し、ＳＣＵは、最終的にこれに応答
して、そのＢＵＦＦＥＲＧＲＡＮＴハンドシェイク信号
を供給する。

、１ｍ（７）ＢＵＦＦＥＲＧＲＡＮＴ信号は、ＳＣＵが
ＳＰＵからのデータを受は取るためにその１４バイト入
力パツフアを解放したときにのみ供給される。

ＳＰＵ及びＳＣＵによって発生される単一ラインハンド
シェイクパリティ信号は、各個々のハンドシェイク信号
と同期して発生される。これらのパリティ信号がないと
、データ転送エラーのおそれが増す。各ハンドシェイク
信号と共に奇数パリティ信号を発生することにより、デ
ータ転送の信頼性が相当に増大される。

第３図を参照すれば、ＳＰＵからＳＣＵへのインターフ
ェイスのＳＰＵ部分の上部レベルのブロック図が示され
ている。制御状態マシン４０は、インターフェイスのＳ
ＰＵ部分の全制御を行なう。

１４×８の受信及び送信バッファ４２．４４は、各々、
ＳＣＵからの１４バイトデータ転送を受信すると共に、
ＳＣＵへ１４バイトデータ転送を送信するように接続さ
れている。８ビツトデータ入カラインは、デマルチプレ
クサ４６を経て受信バッファ４２へ接続される。デマル
チプレクサ４６への選択ラインは、対応するクロックサ
イクル０−１３においてバイト位置０−１３を増加して
いくために状態マシン４０によって制御される。このよ
うに、１４個のバッファ位置には１４バイトのデータが
次々に満たされる。

受信バッファ４２の出力は、６４ビツトレジスタ４８の
アレイに接続され、これは、コマンドコードの値に基づ
いて実際のデータビットＯ：６３を受信する。、ＳＣＵ
がＳＰＵに実行させるコマンドは、レジスタ４８のアレ
イの中のどのレジスタにデータビットをロードさせるか
を最終的に決定する。

各データバイトがＳＣＵから受は取られるにつれて、こ
れは受信バッファ４２に供給されるだけではなく、パリ
ティチエツクハードウェア５０にも送られ、このハード
ウェアは８ビツトデ一タ信号及びデータパリティ信号を
合成して、送信中にエラーが生じたかどうか判断する。

パリティチエツクハードウェア５０の結果は、状態マシ
ン４０に通信される。パリティエラーがあると、状態マ
シン４０はパリティエラーハンドシェイク信号を発生す
る。

送信バッファ４４は、マルチプレクサ５２を経てレジス
タ４８のアレイに接続される。マルチプレクサ５２の選
択入力は、レジスタ４８のアレイのうちの１つを選択す
るために状態マシン４０によって制御される。どのレジ
スタが選択されるかは、ＳＰＵによって所望される動作
に基づいたものとなる。従って、ＳＰＵは、マルチプレ
クサ５２によってどのレジスタを選択すべきかを指示す
る制御信号を状態マシン４０に供給することによりデー
タ転送を開始する。

状態マシン４０の制御のもとで行なう送信バッファ４４
のこのロード動作では、送信バッファ４４の内容がＳＣ
Ｕに直ちに供給されない。むしろ、状態マシン４０は、
ＳＣＵからのＢＵＦＦＥＲＧＲＡＮＴハンドシェイク信
号の受信にのみ応答してＳＣＵへの実際のデータ転送を
開始する。

ＢＵＦＦＥＲＧＲＡＮＴ信号の直後のクロックサイクル
においては、状態マシン４０が次の１４個のクロックサ
イクル中に一連の制御信号０−１３を発生し始める。こ
れらの一連の信号は、マルチプレクサ５４の選択入力に
供給され、送信バッファは次の１４個のクロックサイク
ルにわたって順次アンロードされる。

ＳＣＵに供給される各データバイトに加えて、データは
パリティ信号発生論理回路５６にも送られる。パリティ
論理回路５６は、対応するデータバイトと同期してＳＣ
Ｕに供給されるデータパリティ信号を発生する。

前記したように、ＳＰＵとＳＣＵとの間のデータ転送は
、ＳＣＵクロック信号に対して同期される。従って、Ｓ
ＣＵクロック信号は、インターフェイスを経て送られ、
受信及び送信バッファ４２．４４とパリティ論理回路５
０．５６のクロック入力に接続される。

第４図を参照すれば、ＳＰＵからＳＣＵへのインターフ
ェイスのＳＰＵ部分の詳細なブロック図が示されている
。送信バッファ４４は、マルチプレクサ５４に全て接続
された１４本の８ビツトラインを有している。（ライン
の各並列導体によって搬送されるビットの数は、ライン
に交差する二重スラッシュ記号゛／／′　の隣に数字８
で示されている。マルチプレクサ５４は、８個の１４二
１マルチプレクサ５４−１ないし５４−８を備えている
。マルチプレクサ５４−１は、１４個のバッファの各々
からＯビット入力を受は取る。同様に、マルチプレクサ
５４−２ないし５４−８は、各バッファｌないし１３の
各ビットエないし７を各々受は取る。

状態マシン４０は、マルチプレクサ５４−１ないし５４
−８の各々の選択入力に接続された４ビツト入カライン
を有している。このように、状態マシン４０は、いずれ
かの１４個のバッファの８ビット全部を選択することが
できる。例えば、バッファ（１）の内容を供給するため
に、状態マシン４０は４ビット信号ｏｏｏ　ｉを供給す
る。各マルチプレクサ５４−１ないし５４−８の各々の
選択入力は、バッファ（１）のビットＯないし８に対応
するそれらの入力ラインｌの信号を供給する。それ故、
状態マシン４０が１４個の８ビツトバツフアの各々の内
容を連続的に供給するためには、１４個のクロックサイ
クルにおいて選択アドレス００００ないし１１１０が連
続的に供給され、バッファ（０）ないしバッファ（１３
）の内容が連続的に供給される。

マルチプレクサ５４−１ないし５４−８の各々の単一ビ
ット出力は互いに結合され、ＳＰＵに送られる８ビツト
デ一タ信号を形成する。

第３図に示すように、この８ビツトのデータ信号はパリ
ティ発生論理回路５６にも供給される。

このパリティ発生論理回路５６は、パリティ出力信号と
組合せてアサートされるデータビットの数が奇数になる
よう確保する信号を発生するためのＸＯＲゲートのアレ
イを備えている。例えば、００００００１１の８ビツト
デ一タ信号は、偶数のアサートされたビット（２）を有
している。それ故、奇数のビットがアサートされるよう
にパリティビットをアサートしなければならない（３）
。

ＸＯＲゲートのこのアレイは、８本のデータラインに接
続された４個の２人力ＸＯＲゲート５０−１ないし５０
−４を備えている。ＸＯＲゲート５０−１．５Ｏ−２（
７）出力は、ＸＯＲゲート５０−５の入力に接続されて
いる。同様に、ＸＯＲゲート５０−３．５０−４の出力
は、ＸＯＲゲート５０−６の入力に接続されている。２
つのＸＯＲゲート５０−５．５０−６の出力は、データ
パリティ信号を出力するＸＯＲゲート５０−７の２つの
入力に接続される。このように、奇数のアサートされた
データビットにより、データパリティ信号がアサートさ
れなくなる。

更に、パリティ信号は、３つのハンドシェイク信号ＢＵ
ＦＦＥＲＦＵＬＬ、ＢＵＦＦＥＲＲＥＱＵＥＳＴ及びＰ
ＡＲＩＴＹ　　ＥＲＲＯＲ信号と共に供給されることを
想起されたい。従って、パリティ発生論理回路５０は、
３つのハンドシェイク信号に接続された３つの入力を有
するＸＯＲゲート５０−８も備えている。これに対応し
て、ＸＯＲゲート５０−８の出力は、偶数のハンドシェ
イク信号が同様にアサートされたときにアサートされる
。

受信バッファ４２は、データの１４個のサイクルを受は
取ることができると同時に、そのデータをその１４個の
１バイトバツフアの各々に入力できるのが好ましい。こ
れを達成するために、データ入力と１４個の１バイトバ
ツフアとの中間にデマルチプレクサ４６が配置される。

デマルチプレクサ４６は、８個の１：１４デマルチプレ
クサ４６−１ないし４６−８を備えている。

デマルチプレクサ４６−１ないし４６−８への入力は、
各々、データビット０ないし７である。

デマルチプレクサ４６−１ないし４６−８の各々からの
１４木の出力ラインは、１４個のデータバッファの対応
するビット位置に接続されている。

例えば、デマルチプレクサ４６−１はデータビットＯを
受は取る１デマルチプレクサ４６−１の出力ビットｏ−
１３は、各々、バッファ（０）ないしバッファ（１３）
のＯビット位置に接続される。

同様に、デマルチプレクサ４６−２はデータビット（１
）を受は取る。デマルチプレクサ４６−１の出力ビット
Ｏないし１３は、各々、バッファＯないし１３の各々の
ビット位置１に接続されている。

デマルチプレクサ４６−１ないし４６−８の各々への選
択ラインは、４ビツトラインを経て状態マシン４０に接
続されている。このように、状態マシン４０は、そのと
きデータライン上にあるデータを受は取るために受信バ
ッファ０−１３のいずれか１つを選択する。例えば、状
態マシン４０は、そのときデータライン上に存在するデ
ータをバッファ（１）にロードすることを所望する場合
には、デマルチプレクサ４６−１ないし４６−８の選択
入力に４ビット信号０００１を供給する。

選択ライン上のこの信号により、デマルチプレクサ４６
−１ないし４６−８はそれらの入力をそれらの出力ライ
ンｌに供給し、これは、受信バッファ（１）のビット位
置ｌに接続されている。

状態マシン４０は、通常の動作中に、１４個の次々のク
ロックサイクルにおいて選択アドレス００００−１１０
１をデマルチプレクサ４６に連続的に供給する。従って
、これらの同じ１４個の連続するクロックサイクル中に
ＳＣＵによって供給されたデータは、各々、受信バッフ
ァ０−１３ヘロードされる。

デマルチプレクサ４６に接続されたデータラインに加え
て、これらはパリティチエツク論理回路５０にも接続さ
れる。このパリティ論理チエツク回路５０は、パリティ
発生論理回路５６と実質的に同様である。パリティチエ
ツク論理回路５０は、ＳＣＵの８個のデータ入力及びデ
ータパリティを受は取るＸＯＲゲート５６−１ないし５
６−８のアレイを備えている。これらの入力は、２つの
入力ＸＯＲゲートにおいて次々に合成され、これにより
得られる信号は、データ及びパリティビットの数が奇数
であるときにアサートされそしてアサートされたデータ
ビット及びパリティビットの数が偶数であるときにデア
サートされる。信号が奇数であるときには、パリティエ
ラーが生じたことを指示する。この信号は状態マシン４
０へ送信され、ＳＰＵはエラー復帰プロセスを開始する
。

ＳＰＵからＳＣＵへのインターフェイスのＳＣＵ部分は
、その構造がインターフェイスの８２０部分と実質的に
同様である。従って、インターフェイスのＳＣＵ部分の
ハードウェア構成はここには示さない。インターフェイ
スの８２０部分とＳＣＵ部分との間の相違は、転送プロ
トコルの機能的な実行にある。従って、インターフェイ
スの８２０部分とＳＣＵ部分との間の相違は、各状態マ
シンがたどるプロセデュアのフローチャートによって容
易に明らかに説明される。データ転送プロトコルのフロ
ーチャートが第５図及び第６図に示されており、これに
ついて説明する。

第５図を説明すれば、ＳＰＵからＳＣＵへのインターフ
ェイスの動作及びインターフェイス信号の相互作用は、
全システム、特に、状態マシン４０の動作を表わすフロ
ーチャートを参照することによって完全に理解すること
ができよう。特に、第５図は、ＳＰＵからＳＣＵへの送
信の論理フローチャートを示している。動作はブロック
１００で始まり、２つの方向に同時に分岐する。２つの
分岐は、Ｓ　Ｐ　Ｕ及びＳＣＵで行なわれる状態マシー
ンの同時動作を示している。

ブロック１０２では、ＳＰＵは、そのＢＵＦＦＥＲＲＥ
ＱＵＥＳＴハンドシェイク信号をアサートすることによ
り動作を開始する。同時に、ブロック１０４において、
ＳＣＵは、ＢＵＦＦＥＲＲＥＱＵＥＳＴ信号をサンプリ
ングし、このＢＵＦＦＥＲＲＥＱＵＥＳＴハンドシェイ
ク信号がデアサートされる限り、制御権がそれ自身に戻
され、アサートされるＢＵＦＦＥＲＲＥＱＵＥＳＴ信号
に応答して進むことしかできない。それ故、ＳＰＵはブ
ロック１０２においてＢｔＪＦＦＥＲＲＥＱＵＥＳＴを
アサートしているので、制御権がブロック１０４からブ
ロック１０６へ送られ、そこで、ＳＣＵは、その受信バ
ッファが１４バイトデータパケツトを受信するようにそ
のとき利用できるかどうかを判断する。バッファが利用
できない限り、バッファが空になるときまで制御権がそ
れ自身へ戻され、この空の状態がＳＣＵの状態マシンへ
通信される。

それと同時に、ＳＰＵは、ＢＵＦＦＥＲＧＲＡＮＴハン
ドシェイク信号をサンプルし、このＢＵＦＦＥＲＧＲＡ
ＮＴ信号がデアサート状態である間に、制御権がそれ自
身に戻され、アサートされるＢＵＦＦＥＲＧＲＡＮＴ信
号のみに応答して進むことしかできない。従って、ブロ
ックｌＯ８において、ＳＣＵの受信バッファが使用でき
る状態になると、制御権がブロック１１０へ送られ、Ｂ
ＵＦＦＥＲＧＲＡＮＴハンドシェイク信号がアサートさ
れる。

ＢＵＦＦＥＲＧＲＡＮＴ信号がアサートされると、制御
権がブロック１０８からブロック１１２へ通され、そこ
で、ＳＰＵは、ブロック１０２で最初にアサートされた
ＢＵＦＦＥＲＲＥＱＵＥＳＴ信号をデアサートする。

ＳＣＵにおいて、制御権はブロック１１４に通されてお
り、ＳＣＵは、ＢＵＦＦＥＲＲＥＱＵＥＳＴラインを連
続的にサンプリングし、このラインがアサート状態に保
たれる限り、ＳＣＵはそれ以上の動作を行なわない。

然し乍ら、ＳＰＵがブロック１１０においてＢＵＦＦＥ
ＲＲＥＱＵＥＳＴ信号をデアサートすると、ＳＣＵは制
御権をブロック１１６に通し、バス上のデータをサンプ
リングし始める。

ブロック１１８．１２０において、ＳＰＵは、１４個の
連続するサイクルに対し、バス上に各データバイトを連
続的に出力する。これら１４個の連続するサイクルの間
に、ＳＰＵはブロック１１６においてバス上のデータを
サンプリングする。

１４番目のクロックサイクルの終りに、制御ブロック１
２０，１２２は、各々、ＳＰＵが更に別のデータをバス
上に出すのを停止すると共に、ＳＣＵがバス上の更に別
のデータをサンプリングしないようにする。

その後、ブロック１２４において、ＳＣＵは、受信した
データがパリティエラーを受けているかどうか判断すべ
くチエツクする。パリティエラーがない場合には、制御
権がブロック１２６に移り、プロセスが効果的に終了す
る。一方、パリティエラーが検出された場合には、制御
権がブロック１２８に移り、状態マシンはパリティエラ
ーハンドシェイク信号をアサートする。その後、制御権
は同様にブロック１２６に移り、ＳＣＵのプロセスが終
了する。

データがパリティエラーなく適切に転送されたことをＳ
ＰＵが確かめるために、制御ルーチンは、ブロック１３
０で２つのクロックサイクル中休止し、その間、ＳＣＵ
はブロック１２４においてパリティエラーが検出された
かどうかを判断する。この２つのクロックサイクル周期
の終りに、制御権はブロック１３２に移り、ＳＰＵは、
パリティエラーハンドシェイク信号ラインをサンプリン
グする。この２つのクロックサイクルの遅延は、パリテ
ィエラーチエツク論理回路がこのようなパリティエラー
が、存在するかどうかを判断できるに充分な長さである
６バリテイエラーが存在しないと仮定すれば、制御権は
ブロック１３２からブロック１２６へ移り、ＳＰＵのプ
ロセスが終了する。

一方、パリティエラーがＳＣＵによって検出されたと仮
定すれば、ＳＰＵは、それに応答して、ブロック１３４
でエラーフラグをセットし、その後、制御権をブロック
１２６へ移し、ＳＰＵプロセスを終了させる。最終的に
、パリティエラーはＳＣＵへ通信されて戻される。

第６図を参照すれば、ＳＣＵからＳＰＵへの送信中の５
ＰＵ−３ＣＵインターフエイスの動作がフローチャート
で示されている。このプロセスは、ブロック１５０で開
始され、第５図について述べたプロセスと同様に、ＳＣ
Ｕ及びＳＰＵ動作に対応する２つの方向に制御権が移さ
れる。このように、ＳＰＵは、ＳＣＵが所望のデータを
送信しようとすることを指示するまで実際上はなにもし
ない。ブロック１５２において、ＳＰＵは、ＴＲＡＮＳ
ＭＩＴ　　ＦＲＡＭＥハンドシェイク信号を単に連続的
にサンプリングし、この信号がデアサートされる限り、
制御権はそれ以上移動しない。

同時に、ＳＣＵは、ＳＰＵがその受信バッファを解放し
て所望のデータパケットを受は取れるようにするまで待
機する。ブロック１５４において、ＳＣＵは、ＢＵＦＦ
ＥＲＦＵＬＬハンドシェイク信号をサンプリングし、こ
のＢＵＦＦＥＲＦＵＬＬ信号がアサートされて、ＳＰＵ
　　ＢＵＦＦＥＲが現在使用できないことを指示する限
り、ＳＰＵは、ＢＵＦＦＥＲＦＵＬＬ信号がデアサート
されるのをそれ自身待機する。

ＳＰＵがその受信バッファを解放しそしてＢＵＦＦＥＲ
ＦＵＬＬハンドシェイクイ言号をデアサートすると、制
御権はブロック１５６に移り、そこで、ＳＣＵはＴＲＡ
ＮＳＭＩＴ　　ＦＲＡＭＥハンドシェイク信号をアサー
トして、現在クロックサイクルにおいて、ＳＣＵが次に
連続する１４個のサイクルに対しデータパケットの送信
を開始することを指示する。ＴＲＡＮＳＭＩＴ　　ＦＲ
ＡＭＥ信号をアサートすると、制御権はブロック１５２
からＳＰＵ制御ルーチンのブロック１５８へ移り、そこ
で、ＳＰＵは、次の連続する１４個のサイクルに対しバ
ス上のデータをサンプリングし始める。同様に、次の１
４個の連続するサイクルに対し、ＳＣＵは、ブロック１
６０及び１６２においてこれら１４個のブロックをデー
タバス上に連続的に出す。

データパケットの第１４番目及び最後のバイトがＳＣＵ
によって送信されたときに、制御権は、各々、ＳＣＵ及
びＳＰＵ制御ルーチンのブロック１６２．１６４からブ
ロック１６６．１６８へ移される。ブロック１６６にお
いては、ＳＣＵは、２つのクロックサイクルの間単に待
機し、一方、ＳＰＵは、ブロック１６８において、送信
されたデータパケットにパリティエラーが存在するかど
うか判断すべくチエツクする。パリティエラーがＳＰＵ
によって検出された場合には、制御権がブロック１７０
へ移り、そこで、ＰＡＲＩＴＹ　　ＥＲＲＯＲハンドシ
ェイク信号及びＢＵＦＦＥＲＦＵＬＬ信号がアサートさ
れる。逆に、ＰＡＲＩＴＹ　　ＥＲＲＯＲ信号が存在し
ないと、制御権がブロック１７２へ移り、ＳＰＵはＢＵ
ＦＦＥＲＦＵＬＬ信号をアサートする。いずれの場合に
も、制御権はブロック１７４へ移り、ＳＰＵの動作はこ
のデータ転送に対して効果的に終了する。

ブロック１６６で２つのクロックサイクル待機した後に
、制御権はブロック１７６へ転送し、ＳＣＵは、ＰＡＲ
ＩＴＹ　　ＥＲＲＯＲハンドシェイク信号を直ちにサン
プリングする。パリティエラーハンドシェイク信号がブ
ロック１７０においてアサートされると、制御権がブロ
ック１７８へ移り、そこで、エラーフラグがセットされ
、その後、制御権はブロック１７４へ移され、このデー
タ転送に対するＳＣＵの動作が終了する。或いは又、パ
リティエラー信号がブロック１７０においてセットされ
なかった場合には、制御権がブロック１６６からブロッ
ク１７４へ移り、ＳＣＵに対するプロセスが終了する。

【図面の簡単な説明】

第１図は、コンピュータシステムの上部レベル図、 第２図は、システム制御ユニットとサービス処理ユニッ
トとのインターフェイスを示す一般的なブロック図、 第３図は、サービス処理ユニットとシステム制御ユニッ
トとのインターフェイスのサービス処理ユニット部分の
上部レベル図、 第４図は、サービス処理ユニットとシステム制御ユニッ
トとのインターフェイスのサービス処理ユニット部分の
詳細ブロック図、 第５図は、サービス処理ユニットからシステム制御ユニ
ットへの送信に応答してインターフェイスによって実行
される動作を示すフローチャート、そして 第６図は、システム制御ユニットからサービス処理ユニ
ットへの送信に応答してインターフェイスによって実行
される動作を示すフローチャートである。 １０・・・コンピュータシステム １１．１２．１３．１４・・・ＣＰＵ １６・・・主メモリ １８・・・入力／出カニニット ２０・・・システム制御ユニット（ＳＣＵ）３０・・・
サービス処理ユニット（ＳＰＵ）図１の浄２（内容に変
更なし） ｆＬｙ−２

Claims (13)

【特許請求の範囲】
1. （１）コンピュータシステムのサービス処理ユニットの
   送信バッファとシステム制御ユニットの受信バッファと
   の間のデータの流れを制御する方法において、 上記サービス処理ユニットから上記システム制御ユニッ
   トへバッファ要求ハンドシェイク信号を供給し、 上記バッファ要求ハンドシェイク信号を受信しそして上
   記システム制御ユニットの受信バッファがデータを受信
   できるのに応答して上記システム制御ユニットから上記
   サービス処理ユニットへバッファ許可ハンドシェイク信
   号を供給し、そして 一連の次々のクロックサイクルにおいて上記サービス処
   理ユニットの送信バッファから上記システム制御ユニッ
   トの受信バッファへ上記データを供給するという段階を
   具備することを特徴とする方法。
2. （２）コンピュータシステムのシステム制御ユニットの
   送信バッファとサービス処理ユニットの受信バッファと
   の間のデータの流れを制御する方法において、 上記サービス処理ユニットの受信バッファにデータが含
   まれていてデータを受信できないのに応答して上記サー
   ビス処理ユニットから上記システム制御ユニットへバッ
   ファ・フルのハンドシェイク信号を供給し、 上記バッファ・フルのハンドシェイク信号が存在しない
   のに応答して上記システム制御ユニットから上記サービ
   ス処理ユニットへ送信フレームハンドシェイク信号を供
   給し、そして 一連の次々のクロックサイクルにおいて上記システム制
   御ユニットの送信バッファから上記サービス処理ユニッ
   トの受信バッファへ上記データを供給するという段階を
   具備することを特徴とする方法。
3. （３）コンピュータシステムのシステム制御ユニットの
   送信バッファとサービス処理ユニットの受信バッファと
   の間及びコンピュータシステムのサービス処理ユニット
   の送信バッファとシステム制御ユニットの受信バッファ
   との間でのデータの流れを制御する方法において、 上記サービス処理ユニットの受信バッファにデータが含
   まれていてデータを受信できないのに応答して上記サー
   ビス処理ユニットから上記システム制御ユニットへバッ
   ファ・フルのハンドシェイク信号を供給し、 上記バッファ・フルのハンドシェイク信号が存在しない
   のに応答して上記システム制御ユニットから上記サービ
   ス処理ユニットへ送信フレームハンドシェイク信号を供
   給し、 上記送信フレーム信号を供給した所定時間の後に一連の
   次々のクロックサイクルにおいて上記システム制御ユニ
   ットの送信バッファから上記サービス処理ユニットの受
   信バッファへ上記データを供給し、 上記サービス処理ユニットから上記システム制御ユニッ
   トへバッファ要求ハンドシェイク信号を供給し、 上記バッファ要求ハンドシェイク信号を受信しそして上
   記システム制御ユニットの受信バッファがデータを受信
   できるのに応答して上記システム制御ユニットから上記
   サービス処理ユニットへバッファ許可ハンドシェイク信
   号を供給し、そして 一連の次々のクロックサイクルにおいて上記サービス処
   理ユニットの送信バッファから上記システム制御ユニッ
   トの受信バッファへ上記データを供給するという段階を
   具備したことを特徴とする方法。
4. （４）コンピュータシステムのサービス処理ユニットの
   送信バッファとシステム制御ユニットの受信バッファと
   の間のデータの流れを制御するインターフェイスにおい
   て、 上記サービス処理ユニットから上記システム制御ユニッ
   トへバッファ要求ハンドシェイク信号を供給する手段と
   、 上記バッファ要求ハンドシェイク信号を受信しそして上
   記システム制御ユニットの受信バッファがデータを受信
   できるのに応答して上記システム制御ユニットから上記
   サービス処理ユニットへバッファ許可ハンドシェイク信
   号を供給する手段と、 一連の次々のクロックサイクルにおいて上記サービス処
   理ユニットの送信バッファから上記システム制御ユニッ
   トの受信バッファへ上記データを供給する手段とを具備
   することを特徴とするインターフェイス。
5. （５）コンピュータシステムのシステム制御ユニットの
   送信バッファとサービス処理ユニットの受信バッファと
   の間のデータの流れを制御するインターフェイスにおい
   て、 上記サービス処理ユニットの受信バッファにデータが含
   まれていてデータを受信できないのに応答して上記サー
   ビス処理ユニットから上記システム制御ユニットへバッ
   ファ・フルのハンドシェイク信号を供給する手段と、 上記バッファ・フルのハンドシェイク信号が存在しない
   のに応答して上記システム制御ユニットから上記サービ
   ス処理ユニットへ送信フレームハンドシェイク信号を供
   給する手段と、 一連の次々のクロックサイクルにおいて上記システム制
   御ユニットの送信バッファから上記サービス処理ユニッ
   トの受信バッファへ上記データを供給する手段とを具備
   することを特徴とするインターフェイス。
6. （６）コンピュータシステムのシステム制御ユニットの
   送信バッファとサービス処理ユニットの受信バッファと
   の間及びコンピュータシステムのサービス処理ユニット
   の送信バッファとシステム制御ユニットの受信バッファ
   との間でのデータの流れを制御するインターフェイスに
   おいて、上記サービス処理ユニットの受信バッファにデ
   ータが含まれていてデータを受信できないのに応答して
   上記サービス処理ユニットから上記システム制御ユニッ
   トへバッファ・フルのハンドシェイク信号を供給する手
   段と、 上記バッファ・フルのハンドシェイク信号が存在しない
   のに応答して上記システム制御ユニットから上記サービ
   ス処理ユニットへ送信フレームハンドシェイク信号を供
   給する手段と、 一連の次々のクロックサイクルにおいて上記システム制
   御ユニットの送信バッファから上記サービス処理ユニッ
   トの受信バッファへ上記データを供給する手段と、 上記サービス処理ユニットから上記システム制御ユニッ
   トへバッファ要求ハンドシェイク信号を供給する手段と
   、 上記バッファ要求ハンドシェイク信号を受信しそして上
   記システム制御ユニットの受信バッファがデータを受信
   できるのに応答して上記システム制御ユニットから上記
   サービス処理ユニットへバッファ許可ハンドシェイク信
   号を供給する手段と、 一連の次々のクロックサイクルにおいて上記サービス処
   理ユニットの送信バッファから上記システム制御ユニッ
   トの受信バッファへ上記データを供給する手段とを具備
   したことを特徴とするインターフェイス。
7. （７）コンピュータシステムの第１ユニットと第２ユニ
   ットとの間でデータを転送する方法において、 ａ）上記第１ユニットが送信すべきデータを有している
   ときに上記第１ユニットから第２ユニットへ要求信号を
   アサートし、 ｂ）上記第２ユニットが第１ユニットからデータを受信
   できるバッファを有する場合に上記要求信号の受信に応
   答して上記第２ユニットから第１ユニットへ許可信号を
   アサートし、そしてｃ）上記コンピュータシステムの複
   数の次々の作動サイクルにおいて上記第１ユニットから
   第２ユニットのバッファに上記データを転送するという
   段階を具備することを特徴とする方法。
8. （８）上記データを転送する段階は、上記コンピュータ
   システムの複数の次々のマシンサイクルにおいて実行さ
   れる請求項７に記載の方法。
9. （９）次のような段階、即ち、 ｄ）第１ユニットのバッファがデータを受信できない場
   合に第１ユニットから第２ユニットへバッファ・フル信
   号をアサートし、 ｅ）上記バッファ・フル信号が第２ユニットによって受
   信されない場合に、第２ユニットから第１ユニットへ送
   信信号をアサートし、そしてｆ）上記送信信号を受信し
   た後に上記コンピュータシステムの複数の次々の作動サ
   イクルにおいて第２ユニットから第１ユニットの上記バ
   ッファへデータを転送するという段階により、上記第２
   ユニットから第１ユニットへデータを転送することを更
   に含む請求項７に記載の方法。
10. （１０）上記第１ユニット及び第２ユニットからデータ
    を転送する上記段階は、コンピュータシステムの次々の
    サイクルにおいて行なわれる請求項９に記載の方法。
11. （１１）上記データは、送信の準備ができたときにマル
    チバイトバッファに保持され、そしてこのバッファから
    一度に１バイトづつ転送される請求項７に記載の方法。
12. （１２）上記バイトは、データと、アドレスと、コマン
    ド情報とを含む請求項１１に記載の方法。
13. （１３）上記第１ユニットから第２ユニットへの上記デ
    ータ転送は第１組の一方向性並列ラインによって行なわ
    れ、そして上記第２ユニットから第１ユニットへの上記
    データ転送は個別の第２組の一方向性並列ラインによっ
    て行なわれる請求項９に記載の方法。