JPH0220919A - バイポーラ・ｃｍｏｓインターフェイス回路 - Google Patents
バイポーラ・ｃｍｏｓインターフェイス回路Info
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- JPH0220919A JPH0220919A JP1022723A JP2272389A JPH0220919A JP H0220919 A JPH0220919 A JP H0220919A JP 1022723 A JP1022723 A JP 1022723A JP 2272389 A JP2272389 A JP 2272389A JP H0220919 A JPH0220919 A JP H0220919A
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- trip point
- translator circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電子回路に関するものであって、更に詳細には
、バイポーラエミッタ結合論理（Ｅ ＣＬ）電圧レベル
から相補的金属酸化物半導体（ＣＭＯ８）電圧レベルへ
論理信号を相互接続させると共にトランスレート即ち変
換させるための回路に関するものである。
、バイポーラエミッタ結合論理（Ｅ ＣＬ）電圧レベル
から相補的金属酸化物半導体（ＣＭＯ８）電圧レベルへ
論理信号を相互接続させると共にトランスレート即ち変
換させるための回路に関するものである。
従来技術
進化した処理技術の出現と共に、集積回路は、現在、バ
イポーラトランジスタと電界効果トランジスタの両方を
使用して製造することが可能である。この様な回路が満
足する程度に機能するためには、該集積回路において使
用される種々の装置の電圧レベルの間をトランスレート
即ち変換するためのインターフェイス回路が必要とされ
る。この様なインターフェイス回路に対する重要な基準
は、該インターフェイス回路が状態を変化させるトリッ
プ点電圧として知られる電圧である。従来の回路におい
ては、このトリップ点電圧は、各トランスレータ（変換
）回路へ供給されるトリップ点基準電圧によって特定さ
れていた。しかしながら、処理パラメタ及び製造公差に
おける変動のために、各トランスレータ回路における個
々のトランジスタは、集積回路上の異なった位置におい
て多少異なった特性を有している。従って、そのトラン
スレータ回路によって定義されるトリップ点は所望の値
から変化することとなる。
イポーラトランジスタと電界効果トランジスタの両方を
使用して製造することが可能である。この様な回路が満
足する程度に機能するためには、該集積回路において使
用される種々の装置の電圧レベルの間をトランスレート
即ち変換するためのインターフェイス回路が必要とされ
る。この様なインターフェイス回路に対する重要な基準
は、該インターフェイス回路が状態を変化させるトリッ
プ点電圧として知られる電圧である。従来の回路におい
ては、このトリップ点電圧は、各トランスレータ（変換
）回路へ供給されるトリップ点基準電圧によって特定さ
れていた。しかしながら、処理パラメタ及び製造公差に
おける変動のために、各トランスレータ回路における個
々のトランジスタは、集積回路上の異なった位置におい
て多少異なった特性を有している。従って、そのトラン
スレータ回路によって定義されるトリップ点は所望の値
から変化することとなる。
バイポーラ装置と電界効果装置とをインターフェイスす
るための従来の電圧トランスレータ回路の別の欠点とし
ては、各トランスレータ回路によって消費される電流で
ある。各トランスレータ回路はそれ自身は少量の電流を
引き出すのみであるが、ＶＬＳ Ｉ集積回路に対して必
要とされる多数のトランスレータ回路は、かなりの電流
を引き出すこととなり、従って電力消費が過剰となる。
るための従来の電圧トランスレータ回路の別の欠点とし
ては、各トランスレータ回路によって消費される電流で
ある。各トランスレータ回路はそれ自身は少量の電流を
引き出すのみであるが、ＶＬＳ Ｉ集積回路に対して必
要とされる多数のトランスレータ回路は、かなりの電流
を引き出すこととなり、従って電力消費が過剰となる。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、バイポーラトランジ
スタ電圧レベルから電界効果トランジスタ電圧レベルへ
複数個の信号をトランスレート即ち変換するためのイン
ターフェイス回路を提供することを目的とする。
した如き従来技術の欠点を解消し、バイポーラトランジ
スタ電圧レベルから電界効果トランジスタ電圧レベルへ
複数個の信号をトランスレート即ち変換するためのイン
ターフェイス回路を提供することを目的とする。
構成
本発明の好適実施例において、インターフェイス回路は
複数個の同一のトランスレータ回路により使用するため
の制御電圧を確立する基準発生器回路を有している。制
御電圧がトランスレータ回路をしてトリップ点を特定さ
せ、そのトリップ点は、通常、エミッタ結合論理（Ｅ
ＣＬ）レベルの高状態信号と低状態信号との間の中間点
である。
複数個の同一のトランスレータ回路により使用するため
の制御電圧を確立する基準発生器回路を有している。制
御電圧がトランスレータ回路をしてトリップ点を特定さ
せ、そのトリップ点は、通常、エミッタ結合論理（Ｅ
ＣＬ）レベルの高状態信号と低状態信号との間の中間点
である。
各トランスレータ回路は、更に、定常状態動作の期間中
トランスレータ回路によってＤＣ電流が引き出されない
ことを確保するためのフリップフロップを有している。
トランスレータ回路によってＤＣ電流が引き出されない
ことを確保するためのフリップフロップを有している。
各トランスレータ回路におけるトリップ点が該チップに
渡って一様であることを確保することに加えて、供給さ
れる制御電圧は各トランスレータ回路における電流源を
支配する。この電流源は、該フリップフロップと直列結
合されており、各トランスレータ回路において該フリッ
プフロップの予７ＩＰ１可能なラッチング動作及びアン
ラッチング動作を確保し、その際に電力消費を最少とし
ている。
渡って一様であることを確保することに加えて、供給さ
れる制御電圧は各トランスレータ回路における電流源を
支配する。この電流源は、該フリップフロップと直列結
合されており、各トランスレータ回路において該フリッ
プフロップの予７ＩＰ１可能なラッチング動作及びアン
ラッチング動作を確保し、その際に電力消費を最少とし
ている。
本発明は、特に、インターフェイス回路におけるトラン
ジスタの特性における製造上の変動の影響を最少とする
という点において特に好適である。
ジスタの特性における製造上の変動の影響を最少とする
という点において特に好適である。
この様な製造上の変数は、スレッシュホールド電圧、ト
ランスコンダクタンス、ゲート酸化膜厚さ、チャンネル
長などを包含する。使用される制御電圧はインターフェ
イス回路の製造上の歩留りを向上させ且つ広範囲の動作
条件に渡って信頼性のある性能を確保する。
ランスコンダクタンス、ゲート酸化膜厚さ、チャンネル
長などを包含する。使用される制御電圧はインターフェ
イス回路の製造上の歩留りを向上させ且つ広範囲の動作
条件に渡って信頼性のある性能を確保する。
基準発生器回路それ自身は、トリップ点発生器回路及び
シミュレート型トランスレータ回路を有している。該ト
リップ点発生器回路は、入力基準電圧を受取り且つ応答
してトリップ点電圧を発生し、そのトリップ点電圧は該
シミュレート型トランスレータ回路への入力信号として
供給される。
シミュレート型トランスレータ回路を有している。該ト
リップ点発生器回路は、入力基準電圧を受取り且つ応答
してトリップ点電圧を発生し、そのトリップ点電圧は該
シミュレート型トランスレータ回路への入力信号として
供給される。
該シミュレート型トランスレータ回路において、供給さ
れたトリップ点電圧に応答して、特定のバイアスレベル
が確立される。該実際のトランスレータ回路におけるト
ランジスタと同一の対応で該シミュレート型トランスレ
ータ回路内においてトランジスタを形成することにより
、該シミュレート型トランスレータ回路内に確立される
バイアスレベルは前記実際のトランスレータ回路がバイ
アスされるべきバイアスレベルに非常に近接しており、
その際に各トランスレータ回路を該所望のトリップ点に
おいてトリップさせる。本発明のインターフェイス回路
用の特定の適用はＢ１ＣＭＯＳスタティックランダムア
クセスメモリに関連するもの、又はロジックレベル変換
を必要とするその他のＢ ｉ ＣＭＯＳ回路に関連する
ものである。
れたトリップ点電圧に応答して、特定のバイアスレベル
が確立される。該実際のトランスレータ回路におけるト
ランジスタと同一の対応で該シミュレート型トランスレ
ータ回路内においてトランジスタを形成することにより
、該シミュレート型トランスレータ回路内に確立される
バイアスレベルは前記実際のトランスレータ回路がバイ
アスされるべきバイアスレベルに非常に近接しており、
その際に各トランスレータ回路を該所望のトリップ点に
おいてトリップさせる。本発明のインターフェイス回路
用の特定の適用はＢ１ＣＭＯＳスタティックランダムア
クセスメモリに関連するもの、又はロジックレベル変換
を必要とするその他のＢ ｉ ＣＭＯＳ回路に関連する
ものである。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
第１図は、本インターフェイス回路が所望される半導体
ダイ２の一部を示した本発明の好適実施例のブロック図
である。説明の便宜上、該半導体ダイは、−群のＥＣＬ
Ｍ路６及び−群のＣＭＯＳ回路８を有するものとする。
ダイ２の一部を示した本発明の好適実施例のブロック図
である。説明の便宜上、該半導体ダイは、−群のＥＣＬ
Ｍ路６及び−群のＣＭＯＳ回路８を有するものとする。
図示例の場合、バイポーラ回路からの出力信号は人力信
号ＩＮ・・・ＩＮＮとしてＣＭＯＳ回路８とＥＣＬ回路
６との間にブロックで示したインターフェイス回路１２
へ供給される。インターフェイス回路１２は、論理レベ
ルを適宜調節し且つ出力信号ＯＵＴ・・・０ＵＴＮをＣ
ＭＯＳ回路へ供給する。高状態として一〇、８Ｖ及び低
状態として−２，６ｖを有するＥＣＬレベル入力信号の
場合、ＣＭＯＳレベル信号は高状態としてＶｃｃを有し
低状態としてＶｅｅを有する。もちろん、この図は単な
る説明のためであって、実際には、ダイ上の所望の回路
の間に結合された多数のこの様なインターフェイス回路
が設けられている。上述した回路に加えて、該ダイは、
通常、基準電圧発生器１０、及びノード１０上において
少なくとも上側電源Ｖｃｃ１４及び下側電源Ｖｅｅを受
取るための外部接続部を有している。
号ＩＮ・・・ＩＮＮとしてＣＭＯＳ回路８とＥＣＬ回路
６との間にブロックで示したインターフェイス回路１２
へ供給される。インターフェイス回路１２は、論理レベ
ルを適宜調節し且つ出力信号ＯＵＴ・・・０ＵＴＮをＣ
ＭＯＳ回路へ供給する。高状態として一〇、８Ｖ及び低
状態として−２，６ｖを有するＥＣＬレベル入力信号の
場合、ＣＭＯＳレベル信号は高状態としてＶｃｃを有し
低状態としてＶｅｅを有する。もちろん、この図は単な
る説明のためであって、実際には、ダイ上の所望の回路
の間に結合された多数のこの様なインターフェイス回路
が設けられている。上述した回路に加えて、該ダイは、
通常、基準電圧発生器１０、及びノード１０上において
少なくとも上側電源Ｖｃｃ１４及び下側電源Ｖｅｅを受
取るための外部接続部を有している。
第１図に示した如く、インターフェイス回路１２は、単
一基準発生器２０及び複数個のトランスレータ回路２２
，２４，２６．・・・Ｎを有している。
一基準発生器２０及び複数個のトランスレータ回路２２
，２４，２６．・・・Ｎを有している。
各トランスレータ回路は、ＥＣＬ回路からＥＣＬレベル
入力信号を受取り、且つ応答して、ＣＭＯ８回路８へＣ
ＭＯＳレベル出力信号を供給する。
入力信号を受取り、且つ応答して、ＣＭＯ８回路８へＣ
ＭＯＳレベル出力信号を供給する。
例えば、トランスレータ回路２４は、ライン３０上の入
力ＩＮＩを受取るべく接続されており、且つライン３２
上に出力０ＵＴＩを供給する。
力ＩＮＩを受取るべく接続されており、且つライン３２
上に出力０ＵＴＩを供給する。
基準発生器２０は、外部供給源１０からのライン３４上
の人力信号Ｖｒｅｆを受取るべく接続されており、且つ
それに応答して、三つの制御電圧を発生し、それはライ
ン３６，３８．４０へ印加される。図示した如く、これ
らのライン上の制御電圧は各トランスレータ回路へ供給
される。
の人力信号Ｖｒｅｆを受取るべく接続されており、且つ
それに応答して、三つの制御電圧を発生し、それはライ
ン３６，３８．４０へ印加される。図示した如く、これ
らのライン上の制御電圧は各トランスレータ回路へ供給
される。
第２図は、基準発生器２０を更に詳細に示したインター
フェイス回路１２のブロック図である。
フェイス回路１２のブロック図である。
基準発生器２０は、トリップ点発生器４２及びシミュレ
ート型トランスレータ回路４６を有している。第２図に
は、更に、一対の実際のトランスレータ回路２４及びＮ
が示されている。基準発生器２０は、トランスレータ回
路２４及びＮの各々にライン３６．３８．４０上の三つ
の制御電圧を供給する。
ート型トランスレータ回路４６を有している。第２図に
は、更に、一対の実際のトランスレータ回路２４及びＮ
が示されている。基準発生器２０は、トランスレータ回
路２４及びＮの各々にライン３６．３８．４０上の三つ
の制御電圧を供給する。
第３図は、単一のトランスレータ回路２４へ結合された
基準発生器２０の回路の詳細を示した概略図である。ト
リップ点発生器回路４２は、ライン３４上に供給される
入力信号Ｖｒｅｆを受取るべく接続されている。この入
力信号から、結合されたトリップ点発生器４２及びシミ
ュレート型トランスレータ回路４６は、ライン３６，３
８．４０上に制御電圧を供給する。トランスレータ回路
２４はライン３０上のＥＣＬレベル人力信号を受取り、
制御電圧と共に、ライン３２上にＣＭＯＳレベル出力信
号を供給する。
基準発生器２０の回路の詳細を示した概略図である。ト
リップ点発生器回路４２は、ライン３４上に供給される
入力信号Ｖｒｅｆを受取るべく接続されている。この入
力信号から、結合されたトリップ点発生器４２及びシミ
ュレート型トランスレータ回路４６は、ライン３６，３
８．４０上に制御電圧を供給する。トランスレータ回路
２４はライン３０上のＥＣＬレベル人力信号を受取り、
制御電圧と共に、ライン３２上にＣＭＯＳレベル出力信
号を供給する。
ライン４０上の第一制御電圧はＰＭＯ３）ランジスタ５
０のＮウェル５８へ印加され、トランジスタ５０のスレ
ッシュホールド特性をバイポーラトランジスタのベース
・エミッタ特性と整合させる。ライン４０上の制御電圧
は、Ｍｕ ｆ ｆｍａｎｅｔ ａｌｌ、著の「基板バ
イアス発生器が軍事用ＭＯＳメモリを最適化する（Ｓｕ
ｂｓｔｒａｔｅ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ
Ｏｐｔｉｍｉｚｅｓ Ｍｉｌ １ｔａｒｙ ＭＯ
Ｓ Ｍｅｍ。
０のＮウェル５８へ印加され、トランジスタ５０のスレ
ッシュホールド特性をバイポーラトランジスタのベース
・エミッタ特性と整合させる。ライン４０上の制御電圧
は、Ｍｕ ｆ ｆｍａｎｅｔ ａｌｌ、著の「基板バ
イアス発生器が軍事用ＭＯＳメモリを最適化する（Ｓｕ
ｂｓｔｒａｔｅ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ
Ｏｐｔｉｍｉｚｅｓ Ｍｉｌ １ｔａｒｙ ＭＯ
Ｓ Ｍｅｍ。
ｒｉｅｓ）Ｊ、ミリタリ・エレクトロニクス／カウンタ
メジャーズ（１９７７年９月）、６２頁の文献などに記
載されているウェルバイアス発生器から得られ、且つト
ランジスタ５０をＶｔｈｒｅｓｈｏｄ ｄ−−０，８Ｖ
を持つようにさせる。この「整合」がないと、１Ｖｔｈ
ｒｅｓｈｏΩｄ＜１Ｖｂｅｌの場合、トランジスタ５０
は常にオンとなり、尚、ＶｔｈｒｅｓｈｏΩｄはトラン
ジスタ５０のスレッシュホールド電圧であり、且つＶｂ
ｅはバイポーラトランジスタのベース・エミッタ電圧で
あり、約０．８Ｖである。通常そうであるようにＮウェ
ル５８が上側電源Ｖｃｃへ接続されている場合、トラン
ジスタ５０のＶｔｈｒｅｓｈｏΩｄは製造上の変動の結
果として著しく変化する場合がある。
メジャーズ（１９７７年９月）、６２頁の文献などに記
載されているウェルバイアス発生器から得られ、且つト
ランジスタ５０をＶｔｈｒｅｓｈｏｄ ｄ−−０，８Ｖ
を持つようにさせる。この「整合」がないと、１Ｖｔｈ
ｒｅｓｈｏΩｄ＜１Ｖｂｅｌの場合、トランジスタ５０
は常にオンとなり、尚、ＶｔｈｒｅｓｈｏΩｄはトラン
ジスタ５０のスレッシュホールド電圧であり、且つＶｂ
ｅはバイポーラトランジスタのベース・エミッタ電圧で
あり、約０．８Ｖである。通常そうであるようにＮウェ
ル５８が上側電源Ｖｃｃへ接続されている場合、トラン
ジスタ５０のＶｔｈｒｅｓｈｏΩｄは製造上の変動の結
果として著しく変化する場合がある。
ライン３６上の第二制御電圧は、該トランスレータ回路
内の第二ＰＭＯ３）ランジスタロ０のゲート６２へ印加
される。この第二制御電圧は、ライン３０上のＥＣＬ人
力の「低」レベルよりも約０．８Ｖ低い。従って、この
第二制御電圧は約（Ｖｃｃ−２，４−０，８）Ｖ、即ち
（Ｖｃｃ−３，４）Ｖである。この第二制御電圧はトラ
ンジスタ６０をして所望のトリップ点即ち好適実施例に
おいては−１，６Ｖと等しいトリップ点を有せしめる。
内の第二ＰＭＯ３）ランジスタロ０のゲート６２へ印加
される。この第二制御電圧は、ライン３０上のＥＣＬ人
力の「低」レベルよりも約０．８Ｖ低い。従って、この
第二制御電圧は約（Ｖｃｃ−２，４−０，８）Ｖ、即ち
（Ｖｃｃ−３，４）Ｖである。この第二制御電圧はトラ
ンジスタ６０をして所望のトリップ点即ち好適実施例に
おいては−１，６Ｖと等しいトリップ点を有せしめる。
ライン３８上の第三制御電圧は電流源トランジスタ７０
のゲ、−ドア２へ印加され且つ電流源トランジスタ８０
のゲート８２へ印加される。第三制御電圧は、ＮＭＯＳ
及びＰＭＯ３）ランジスタの特性の関数である。該第三
制御電圧は、ＰＭＯＳトランジスタの導電度が増加する
と（より低いスレッシュホールド電圧又はより短い電気
的チャンネル長さに起因して、より高いトランスコンダ
クタンス、より薄いゲート酸化物層となる）比較的−層
正の状態となり、且つＰＭＯＳトランジスタの導電度が
減少する場合にはより負の状態となる。
のゲ、−ドア２へ印加され且つ電流源トランジスタ８０
のゲート８２へ印加される。第三制御電圧は、ＮＭＯＳ
及びＰＭＯ３）ランジスタの特性の関数である。該第三
制御電圧は、ＰＭＯＳトランジスタの導電度が増加する
と（より低いスレッシュホールド電圧又はより短い電気
的チャンネル長さに起因して、より高いトランスコンダ
クタンス、より薄いゲート酸化物層となる）比較的−層
正の状態となり、且つＰＭＯＳトランジスタの導電度が
減少する場合にはより負の状態となる。
電流源トランジスタ７０及び８０は同一の構成であり且
つミラー型電流源として動作し、第三制御電圧に比例す
る電流を供給する。
つミラー型電流源として動作し、第三制御電圧に比例す
る電流を供給する。
トランスレータ回路２４の動作について以下に説明する
。ＰＭＯＳトランジスタ５０．フリップフロップトラン
ジスタ９０、電流源トランジスタ７０が直列して接続さ
れている。同様に、ＰＭＯＳトランジスタ６０、フリッ
プフロップトランジスタ１００、及び電流源トランジス
タ８０も直列して接続されている。以下の解析が証明す
る如く、ＰＭＯＳトランジスタ５０が「オン」であると
、第二ＰＭＯＳトランジスタ６０及びフリップフロップ
トランジスタ９０は「オフ」となる。ＰＭＯＳトランジ
スタ６０がオフであると、直列フリップフロップトラン
ジスタ１００は「オン」となる。
。ＰＭＯＳトランジスタ５０．フリップフロップトラン
ジスタ９０、電流源トランジスタ７０が直列して接続さ
れている。同様に、ＰＭＯＳトランジスタ６０、フリッ
プフロップトランジスタ１００、及び電流源トランジス
タ８０も直列して接続されている。以下の解析が証明す
る如く、ＰＭＯＳトランジスタ５０が「オン」であると
、第二ＰＭＯＳトランジスタ６０及びフリップフロップ
トランジスタ９０は「オフ」となる。ＰＭＯＳトランジ
スタ６０がオフであると、直列フリップフロップトラン
ジスタ１００は「オン」となる。
ＤＣ電流は定常状態においては引き出されることがない
。なぜならば、１個のフリップフロップトランジスタ９
０又は１００は常に「オフ」であり、ＤＣ電流の流れを
阻止するからである。
。なぜならば、１個のフリップフロップトランジスタ９
０又は１００は常に「オフ」であり、ＤＣ電流の流れを
阻止するからである。
最初に、ライン３０上のＥＣＬ入力信号が「高」、即ち
約（Ｖｃｃ−０，８）Ｖである場合について考察する。
約（Ｖｃｃ−０，８）Ｖである場合について考察する。
トランジスタ５０は、ライン３０上の入力信号が（Ｖｃ
ｃ−０，８）Ｖよりも一層正である場合には、第一制御
電圧によって強制的にオフ状態とされる。従って、ライ
ン３０上のＥＣＬ入力が高状態であると、ＰＭＯＳトラ
ンジスタ５０はオフし電流を引き出すことはない。
ｃ−０，８）Ｖよりも一層正である場合には、第一制御
電圧によって強制的にオフ状態とされる。従って、ライ
ン３０上のＥＣＬ入力が高状態であると、ＰＭＯＳトラ
ンジスタ５０はオフし電流を引き出すことはない。
同時に、ＰＭＯ３）ランジスタロ０はオンする。
なぜならば、ライン３０上のＥＣＬ入力信号が「高」で
あると、ゲート６２からソース６４への電圧はトランジ
スタ６０のスレッシュホールド電圧よりも一層負である
からである。即ち、ソース６４は（Ｖｃｃ−０，８）Ｖ
の電位であり、一方ゲート６２はライン３６上の制御電
圧により（Ｖｃｃ−２，４−ＶｔｈｒｅｓｈｏＪ７ ｄ
）にある。
あると、ゲート６２からソース６４への電圧はトランジ
スタ６０のスレッシュホールド電圧よりも一層負である
からである。即ち、ソース６４は（Ｖｃｃ−０，８）Ｖ
の電位であり、一方ゲート６２はライン３６上の制御電
圧により（Ｖｃｃ−２，４−ＶｔｈｒｅｓｈｏＪ７ ｄ
）にある。
ＩＶｔｈｒｅｓｈｏＲｄ ｌ＜１．６Ｖである限り、ト
ランジスタ６０はオンする。Ｖｔｈｒｅｓｈ。
ランジスタ６０はオンする。Ｖｔｈｒｅｓｈ。
Ｎｄは約−０，８ｖであるので、この条件は容易に満足
される。
される。
トランジスタ６０がオンであると、そのドレイン６６及
びソース６４における電圧は等しく、即ちライン３０上
の「高」レベル、即ち（ＶｃｃＯ，８）Ｖである。ドレ
イン６６はトランジスタ９０のゲート９２へ接続されて
おり、且つドレイン６６が（Ｖｃｃ−０，８）Ｖへ向け
て上昇すると、トランジスタ９０のゲート９２が上昇す
る。
びソース６４における電圧は等しく、即ちライン３０上
の「高」レベル、即ち（ＶｃｃＯ，８）Ｖである。ドレ
イン６６はトランジスタ９０のゲート９２へ接続されて
おり、且つドレイン６６が（Ｖｃｃ−０，８）Ｖへ向け
て上昇すると、トランジスタ９０のゲート９２が上昇す
る。
ゲート９２が上昇すると、トランジスタ９０はターンオ
ンする。なぜならば、ゲート９２における電圧、即ち（
Ｖｃｃ−０，８） Ｖｌ；ｔ、ソース９４における電圧
よりも少なくともスレッシュホールド電圧分だけ大きい
からである。トランジスタ９０がオンするにもかかわら
ず、トランジスタ５０゜９０．７０から構成される回路
２４の部分はＤＣ電流を引き出すことはない。なぜなら
ば、トランジスタ５０がオフしているからである。同様
に、トランジスタ６０，１００．８０は直列接続されて
いる。トランジスタ６０がオンするにもかかわらず、ト
ランジスタ１００はオフしており、従ってこの直列回路
を介してＤＣ電流が引き出されることはない。
ンする。なぜならば、ゲート９２における電圧、即ち（
Ｖｃｃ−０，８） Ｖｌ；ｔ、ソース９４における電圧
よりも少なくともスレッシュホールド電圧分だけ大きい
からである。トランジスタ９０がオンするにもかかわら
ず、トランジスタ５０゜９０．７０から構成される回路
２４の部分はＤＣ電流を引き出すことはない。なぜなら
ば、トランジスタ５０がオフしているからである。同様
に、トランジスタ６０，１００．８０は直列接続されて
いる。トランジスタ６０がオンするにもかかわらず、ト
ランジスタ１００はオフしており、従ってこの直列回路
を介してＤＣ電流が引き出されることはない。
トランジスタ９０及び１００はラッチフリップフロップ
として接続されており、トランジスタ１００のゲート１
０２はトランジスタ９０のドレイン９６へ接続されてお
り、トランジスタ９０のゲート９２はトランジスタ１０
０のドレイン１０６へ接続されている。トランジスタ９
０がターンオンするのでトランジスタ１００はオフし、
そのドレイン９６はＶｅｅへ近付く。ゲート１０２がト
ランジスタ９０のドレイン９６によってＶｅｅヘプルダ
ウンされると、トランジスタ１００はゼロゲート・ソー
ス電圧を有し且つオフされる。
として接続されており、トランジスタ１００のゲート１
０２はトランジスタ９０のドレイン９６へ接続されてお
り、トランジスタ９０のゲート９２はトランジスタ１０
０のドレイン１０６へ接続されている。トランジスタ９
０がターンオンするのでトランジスタ１００はオフし、
そのドレイン９６はＶｅｅへ近付く。ゲート１０２がト
ランジスタ９０のドレイン９６によってＶｅｅヘプルダ
ウンされると、トランジスタ１００はゼロゲート・ソー
ス電圧を有し且つオフされる。
従って、ライン３０上のＥＣＬ入力信号が「高」となる
と、トランジスタ６０及び９０がオンし、且つ第−ＰＭ
Ｏ３）ランジスタ５０のドレイン５６における電圧はＶ
ｅｅとなる。ドレイン５６は、ＰＭＯＳトランジスタ１
３０及びＮＭＯＳトランジスタ１４０を有する従来のイ
ンバータ１２０への入力としてノード１１０において接
続されている。トランジスタ１３０及び１４０は、それ
らのそれぞれのゲート１３２．１４２を一体的に接続し
ており、且つそれらのそれぞれのドレイン１３６．１４
６を一体的に接続させている。ソース１３４は上側電源
Ｖｃｃへ接続されており且つソース１４４は下側電源Ｖ
ｅｅへ接続されている。ノード１１０の大きさはＶｅｅ
であり且つトランジスタ１１０はオフしているので、ト
ランジスタ１３０はオンであり且つライン３２上のイン
バータ出力はＶｃｃである。従って、トランスレータ回
路２４が人力ライン３０上でＥＣＬ ｒ高」状態を受取
ると、ライン３２上のトランスレータ出力はＶｃｃと等
しいＣＭＯ３ｒ高」状態である。インターフェイス回路
１２のトランスレータ部分２２によって定常状態ＤＣ？
ｍ流が引き出されることなしに、変換が行なわれている
。
と、トランジスタ６０及び９０がオンし、且つ第−ＰＭ
Ｏ３）ランジスタ５０のドレイン５６における電圧はＶ
ｅｅとなる。ドレイン５６は、ＰＭＯＳトランジスタ１
３０及びＮＭＯＳトランジスタ１４０を有する従来のイ
ンバータ１２０への入力としてノード１１０において接
続されている。トランジスタ１３０及び１４０は、それ
らのそれぞれのゲート１３２．１４２を一体的に接続し
ており、且つそれらのそれぞれのドレイン１３６．１４
６を一体的に接続させている。ソース１３４は上側電源
Ｖｃｃへ接続されており且つソース１４４は下側電源Ｖ
ｅｅへ接続されている。ノード１１０の大きさはＶｅｅ
であり且つトランジスタ１１０はオフしているので、ト
ランジスタ１３０はオンであり且つライン３２上のイン
バータ出力はＶｃｃである。従って、トランスレータ回
路２４が人力ライン３０上でＥＣＬ ｒ高」状態を受取
ると、ライン３２上のトランスレータ出力はＶｃｃと等
しいＣＭＯ３ｒ高」状態である。インターフェイス回路
１２のトランスレータ部分２２によって定常状態ＤＣ？
ｍ流が引き出されることなしに、変換が行なわれている
。
次に、ライン３０上のＥＣＬ入力が「低」、即ち（Ｖｃ
ｃ−２，４）Ｖである場合のトランスレータ回路２４の
応答について検討する。ＰＭＯＳトランジスタ５０は、
−２，４Ｖに等しいゲート◆ソース電圧を有している。
ｃ−２，４）Ｖである場合のトランスレータ回路２４の
応答について検討する。ＰＭＯＳトランジスタ５０は、
−２，４Ｖに等しいゲート◆ソース電圧を有している。
このゲート−ソース電圧はライン４０上の第一制御電圧
によって支配されるスレッシュホールド電圧を越えるの
で、ＰＭＯＳトランジスタ５０はターンオンする。トラ
ンジスタ５０がターンオンすると、そのドレイン５６は
上側電源Ｖｃｃへ向けて上昇し、フリップフロップトラ
ンジスタ１００をターンオンし且つトランジスタ９０を
ターンオフさせる。同時的に、ライン３６上の第二制御
電圧は、そのゲート・ソース電位がＶｔｈｒｅｓｈｏΩ
ｄよりも低いので、ＰＭＯＳトランジスタ６０をターン
オフさせる。
によって支配されるスレッシュホールド電圧を越えるの
で、ＰＭＯＳトランジスタ５０はターンオンする。トラ
ンジスタ５０がターンオンすると、そのドレイン５６は
上側電源Ｖｃｃへ向けて上昇し、フリップフロップトラ
ンジスタ１００をターンオンし且つトランジスタ９０を
ターンオフさせる。同時的に、ライン３６上の第二制御
電圧は、そのゲート・ソース電位がＶｔｈｒｅｓｈｏΩ
ｄよりも低いので、ＰＭＯＳトランジスタ６０をターン
オフさせる。
従って、ライン３０上のＥＣＬ入力が「低」であると、
トランジスタ５０及び１００はオンとなる。
トランジスタ５０及び１００はオンとなる。
トランジスタ５０がオンであるので、そのドレイン５６
はＶｃｃと等しい電位にあり、且つノード１１０におけ
るインバータ１２０への入力はＶｃＣであり、且つライ
ン３２上のインバータ出力はＶｅｅにある。従って、ト
ランスレータ回路２４は、ライン３０上のＥＣＬ ｒ低
」入力をライン３２上のＣＭＯ３ｒ低」レベル出力へ変
換しており、一方その場合に同等定常状！！３電流を引
き出すことはない。
はＶｃｃと等しい電位にあり、且つノード１１０におけ
るインバータ１２０への入力はＶｃＣであり、且つライ
ン３２上のインバータ出力はＶｅｅにある。従って、ト
ランスレータ回路２４は、ライン３０上のＥＣＬ ｒ低
」入力をライン３２上のＣＭＯ３ｒ低」レベル出力へ変
換しており、一方その場合に同等定常状！！３電流を引
き出すことはない。
フリップフロップトランジスタ９０及び１００の適切な
ラッチング及びアンラッチングは、電流源トランジスタ
７０及び８０によって確保される。
ラッチング及びアンラッチングは、電流源トランジスタ
７０及び８０によって確保される。
−例として、ライン３０上のＥＣＬ入力が「高」状態か
ら「低」状態へ移行すると仮定する。ＰＭＯＳトランジ
スタ５０はターンオンを開始し、ドレイン電流が流れ始
め、且つドレイン５６における電圧は上昇し始める。ド
レイン５６が十分に上昇することが可能であると、第二
フリップフロップトランジスタ１００がターンオンを開
始する。
ら「低」状態へ移行すると仮定する。ＰＭＯＳトランジ
スタ５０はターンオンを開始し、ドレイン電流が流れ始
め、且つドレイン５６における電圧は上昇し始める。ド
レイン５６が十分に上昇することが可能であると、第二
フリップフロップトランジスタ１００がターンオンを開
始する。
トランジスタ１００がターンオンを開始すると、ドレイ
ン１０６における電圧が降下を開始する。
ン１０６における電圧が降下を開始する。
トランジスタ５０がドレイン５６における電位を上昇す
るために十分なドレイン電流を供給することが可能であ
る限り、トランジスタ５０はターンオンし且つ適切なラ
ッチングが行なわれる。
るために十分なドレイン電流を供給することが可能であ
る限り、トランジスタ５０はターンオンし且つ適切なラ
ッチングが行なわれる。
ＰＭＯＳトランジスタ５０又はＰＭＯＳトランジスタ６
０から流れる電流を適切に制御することにより、フリッ
プフロップトランジスタ９０及び１００の適切なラッチ
ング及びアンラッチングを確保する。電流源トランジス
タ７０及び８０の役割を理解するために、最初に、電流
源トランジスタ７０がソース９４からＶｅｅへ接続され
ている抵抗Ｒによって置換されるものと仮定する。抵抗
Ｒが存在すると、ドレイン５６における電位上昇は、Ｐ
ＭＯＳトランジスタ５０からのドレイン電流の増加を必
要とする。なぜならば、抵抗Ｒは、そのドレイン電位が
増加するとトランジスタ５０からより多くの電流を要求
するからである。トランジスタ５０が付加的なドレイン
電流を供給することができない場合、トランジスタ９０
及び１００の適切なラッチング及びアンラッチングは行
なわれない場合がある。一方、トランジスタ７０の如き
電流源を使用することにより、ドレイン５６における電
圧を上昇するために必要なドレイン電流をトランジスタ
５０が供給することを可能とし、従って、フリップフロ
ップトランジスタ９０及び１００を信頼性を持ってラッ
チング及びアンラッチングすることを可能とする。
０から流れる電流を適切に制御することにより、フリッ
プフロップトランジスタ９０及び１００の適切なラッチ
ング及びアンラッチングを確保する。電流源トランジス
タ７０及び８０の役割を理解するために、最初に、電流
源トランジスタ７０がソース９４からＶｅｅへ接続され
ている抵抗Ｒによって置換されるものと仮定する。抵抗
Ｒが存在すると、ドレイン５６における電位上昇は、Ｐ
ＭＯＳトランジスタ５０からのドレイン電流の増加を必
要とする。なぜならば、抵抗Ｒは、そのドレイン電位が
増加するとトランジスタ５０からより多くの電流を要求
するからである。トランジスタ５０が付加的なドレイン
電流を供給することができない場合、トランジスタ９０
及び１００の適切なラッチング及びアンラッチングは行
なわれない場合がある。一方、トランジスタ７０の如き
電流源を使用することにより、ドレイン５６における電
圧を上昇するために必要なドレイン電流をトランジスタ
５０が供給することを可能とし、従って、フリップフロ
ップトランジスタ９０及び１００を信頼性を持ってラッ
チング及びアンラッチングすることを可能とする。
第３図の基準発生器部分２０は三つの制御電圧を発生す
る。電圧トリップ点は、実際のトランスレータ回路がト
リップする所望のＤＣレベルとされる。このトリップ点
は、ＥＣＬレベルの「高」及び「低」の間の中間点であ
る約５０ｍＶ以内に設定される。発生器４２からのこの
トリップ点電圧は、ＤＣ入力信号として「シミュレート
型」トランスレータ回路４６へのＤＣ入力信号として供
給され、シミュレート型トランスレータ回路４６を有す
る該トランジスタはあるバイアス電圧を取る。該シミュ
レート型トランスレータ回路内のトランジスタは、該ト
ランスレータ回路内のトランジスタと同一である。従っ
て、「シミュレート型」トランスレータ回路４６内に存
在するバイアス電圧は、トリップ点電圧に等しいＥＣＬ
入カシカレベルえられる場合に実際のトランスレータ回
路内に存在するであろうバイアス電圧と同一である。
る。電圧トリップ点は、実際のトランスレータ回路がト
リップする所望のＤＣレベルとされる。このトリップ点
は、ＥＣＬレベルの「高」及び「低」の間の中間点であ
る約５０ｍＶ以内に設定される。発生器４２からのこの
トリップ点電圧は、ＤＣ入力信号として「シミュレート
型」トランスレータ回路４６へのＤＣ入力信号として供
給され、シミュレート型トランスレータ回路４６を有す
る該トランジスタはあるバイアス電圧を取る。該シミュ
レート型トランスレータ回路内のトランジスタは、該ト
ランスレータ回路内のトランジスタと同一である。従っ
て、「シミュレート型」トランスレータ回路４６内に存
在するバイアス電圧は、トリップ点電圧に等しいＥＣＬ
入カシカレベルえられる場合に実際のトランスレータ回
路内に存在するであろうバイアス電圧と同一である。
シミュレート型トランスレータ回路４６内において確立
される種々のバイアス電圧は、制御電圧として使用され
且つ複数個のトランスレータ回路の各々における対応す
るバイアス点へ印加される。
される種々のバイアス電圧は、制御電圧として使用され
且つ複数個のトランスレータ回路の各々における対応す
るバイアス点へ印加される。
該シミュレート型トランスレータ回路内の３個のバイア
ス点は、第一、第二及び第三制御電圧として該トランス
レータ回路内の同様のバイアス点へ供給される。これら
の制御電圧に応答して、各トランスレータ回路は、該ト
リップ点発生器によって確立されるものと等しいトリッ
プ点を持つように強制される。
ス点は、第一、第二及び第三制御電圧として該トランス
レータ回路内の同様のバイアス点へ供給される。これら
の制御電圧に応答して、各トランスレータ回路は、該ト
リップ点発生器によって確立されるものと等しいトリッ
プ点を持つように強制される。
トリップ点発生器４２は、ライン３４上において人力基
＄電圧Ｖｒｅｆを受取る。ライン３４上の基準電圧Ｖｒ
ｅｆは、安定な基準電圧であり、Ｖｅｅよりも約１．２
５Ｖ上方である。Ｖｒｅｆは、本願出願人に譲渡されて
いるｒＢ ｉ ＣＭＯ３電圧基準発生器（ＢｉＣＭＯ５
Ｖｏ！ｌｔａｇｅＲｅｆｅｒｅｎｃｅ Ｇｅｎｅｒ
ａｔｏｒ）Ｊという名称の特許出願において記載されて
いる基準電圧発生器から供給することが可能である。
＄電圧Ｖｒｅｆを受取る。ライン３４上の基準電圧Ｖｒ
ｅｆは、安定な基準電圧であり、Ｖｅｅよりも約１．２
５Ｖ上方である。Ｖｒｅｆは、本願出願人に譲渡されて
いるｒＢ ｉ ＣＭＯ３電圧基準発生器（ＢｉＣＭＯ５
Ｖｏ！ｌｔａｇｅＲｅｆｅｒｅｎｃｅ Ｇｅｎｅｒ
ａｔｏｒ）Ｊという名称の特許出願において記載されて
いる基準電圧発生器から供給することが可能である。
基準発生器２０内において、Ｖｒｅｆはトランジスタ１
５０のベース１５２へ印加されて、（■ｒ ｅ ｆ−Ｖ
ｂ ｅ−Ｖｅ ｅ） ／ （抵抗１５８）と等しいエミ
ッタ抵抗１５８を介して既知の電流を確立する。尚、Ｖ
ｂｅはトランジスタ１５０のベース・エミッタ電圧降下
である。その結果、既知のコレクタ電流が抵抗１５９を
介して流れ、且つ抵抗１５９を横断しての電圧降下は約
０．８５Ｖとされる。トランジスタ１６０は、エミッタ
ホロワとして作用し、且つそのエミッタ１６４における
電圧は、そのベース１６２における電圧からｖｂｅ電圧
降下分を差し引いたものである。エミッタ１６４におけ
る電圧は、上側電源Ｖｃｃよりも約２個のベース・エミ
ッタ電圧降下分下側、即ち所望のトリップ点である。ト
ランジスタ１７０はエミッタ１６４に対するロード（負
荷）として作用し、且つそのゲート１７２をトランジス
タ１６０ノヘース１６２へ接続しており、そのドレイン
１７６をエミッタ１６４へ接続しており、且つそのソー
ス１７４を下側電源Ｖｅｅへ接続している。
５０のベース１５２へ印加されて、（■ｒ ｅ ｆ−Ｖ
ｂ ｅ−Ｖｅ ｅ） ／ （抵抗１５８）と等しいエミ
ッタ抵抗１５８を介して既知の電流を確立する。尚、Ｖ
ｂｅはトランジスタ１５０のベース・エミッタ電圧降下
である。その結果、既知のコレクタ電流が抵抗１５９を
介して流れ、且つ抵抗１５９を横断しての電圧降下は約
０．８５Ｖとされる。トランジスタ１６０は、エミッタ
ホロワとして作用し、且つそのエミッタ１６４における
電圧は、そのベース１６２における電圧からｖｂｅ電圧
降下分を差し引いたものである。エミッタ１６４におけ
る電圧は、上側電源Ｖｃｃよりも約２個のベース・エミ
ッタ電圧降下分下側、即ち所望のトリップ点である。ト
ランジスタ１７０はエミッタ１６４に対するロード（負
荷）として作用し、且つそのゲート１７２をトランジス
タ１６０ノヘース１６２へ接続しており、そのドレイン
１７６をエミッタ１６４へ接続しており、且つそのソー
ス１７４を下側電源Ｖｅｅへ接続している。
トリップ点電圧発生器４２によって確立されるトリップ
点電圧は、シミュレート型トランスレータ回路４６への
人力信号として影響される。シミュレート型トランスレ
ータ回路４６は、ＰＭＯＳトランジスタ１８０及び２０
０と、電流源トランジスタ１９０及び２２０と、ＮＭＯ
Ｓトランジスタ２１０とを有している。トランジスタ１
６０のエミッタ１６４における所望のトリップ点電圧は
、ＰＭＯＳトランジスタ２００のゲート２０２へ接続さ
れており、一方ソース２０４はライン１４上のＶｃｃへ
接続されている。ＰＭＯＳトランジスタ２００のゲート
はソース２０４よりも約１．５Ｖだけ一層負になってい
るので、ＰＭＯＳトランジスタ２００はオンしている。
点電圧は、シミュレート型トランスレータ回路４６への
人力信号として影響される。シミュレート型トランスレ
ータ回路４６は、ＰＭＯＳトランジスタ１８０及び２０
０と、電流源トランジスタ１９０及び２２０と、ＮＭＯ
Ｓトランジスタ２１０とを有している。トランジスタ１
６０のエミッタ１６４における所望のトリップ点電圧は
、ＰＭＯＳトランジスタ２００のゲート２０２へ接続さ
れており、一方ソース２０４はライン１４上のＶｃｃへ
接続されている。ＰＭＯＳトランジスタ２００のゲート
はソース２０４よりも約１．５Ｖだけ一層負になってい
るので、ＰＭＯＳトランジスタ２００はオンしている。
トランジスタ２２０を介してトランジスタ２００からの
電流が電流源トランジスタ１９Ｑによってミラー動作さ
れる。
電流が電流源トランジスタ１９Ｑによってミラー動作さ
れる。
ＮＭＯＳトランジスタ２１０は、そのゲート２１２をト
ランジスタ２００のゲート２０２へ接続しており、且つ
そのドレイン２１６を、トランジスタ２００のドレイン
２０６へ接続しており、且つ電流源トランジスタ２２０
及び１９０のゲート２２２及び１９２へそれぞれ接続し
ている。トランジスタ２１０のソース２１４は、第一電
流源トランジスタ２２０のドレイン２２６へ接続されて
いる。
ランジスタ２００のゲート２０２へ接続しており、且つ
そのドレイン２１６を、トランジスタ２００のドレイン
２０６へ接続しており、且つ電流源トランジスタ２２０
及び１９０のゲート２２２及び１９２へそれぞれ接続し
ている。トランジスタ２１０のソース２１４は、第一電
流源トランジスタ２２０のドレイン２２６へ接続されて
いる。
ＰＭＯＳトランジスタ２００のゲート２０２上の入力信
号が該実際のトランスレータ回路の所望のトリップ点電
圧と等しい場合、シミュレート型トランスレータ回路４
６内に確立されるバイアス電圧は、実際のトランスレー
タ回路２２内に存在するバイアス電圧に対応し、そのＥ
ＣＬ入力信号はトリップ点発生器４２によって確立され
るトリップ点と等しいレベルにある。
号が該実際のトランスレータ回路の所望のトリップ点電
圧と等しい場合、シミュレート型トランスレータ回路４
６内に確立されるバイアス電圧は、実際のトランスレー
タ回路２２内に存在するバイアス電圧に対応し、そのＥ
ＣＬ入力信号はトリップ点発生器４２によって確立され
るトリップ点と等しいレベルにある。
ＥＣＬ−ＣＭＯＳインターフェイス回路１２は、通常、
ＥＣＬからＣＭＯ５へのインターフェイス変換を与える
ためのＢｉＣＭＯ３回路と同一のダイ上に製造される。
ＥＣＬからＣＭＯ５へのインターフェイス変換を与える
ためのＢｉＣＭＯ３回路と同一のダイ上に製造される。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。例えば、
他の制御電圧を使用してトランジスタ特性における変動
に関してトランスレータ回路の信頼性を維持することが
可能である。又、トリップ点発生器を図示したものとは
異なった回路で達成することも可能であり、又所望のト
リップ点は変換されるべき信号に関しての約中間点以外
のレベルとすることも可能である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。例えば、
他の制御電圧を使用してトランジスタ特性における変動
に関してトランスレータ回路の信頼性を維持することが
可能である。又、トリップ点発生器を図示したものとは
異なった回路で達成することも可能であり、又所望のト
リップ点は変換されるべき信号に関しての約中間点以外
のレベルとすることも可能である。
又、「シミュレート型」トランスレータ回路内のトラン
ジスタの特性を変化させることによってトランスレータ
トリップ点を意図的にスキューさせることも可能である
ことは当業者等にとって明らかである。
ジスタの特性を変化させることによってトランスレータ
トリップ点を意図的にスキューさせることも可能である
ことは当業者等にとって明らかである。
尚、本発明は、その実施上、以下の構成の一つ又はそれ
以上を有し得るものである。
以上を有し得るものである。
（１）インターフェイス回路において、第一レベル信号
を第二レベル信号へ変換するための少なくとも１個のト
ランスレータ回路が設けられており、前記トランスレー
タ回路は第一複数個のトランジスタ、を有すると共に複
数個のノードを有しており、所望のトリップ点電圧を発
生する発生器手段が設けられており、前記所望のトリッ
プ点電圧を受取り且つ前記トランスレータ回路の一つを
シミュレートするために前記トランスレータ回路と前記
発生器手段との間に接続されているシミュレート型トラ
ンスレータ回路が設けられており、前記シミュレート型
トランスレータ回路は複数個のノードを具備する第二複
数個のトランジスタを有しており、前記第二複数個のト
ランジスタの各々は前記トリップ点電圧に応答して特定
のバイアスレベルへバイアスされ、前記トランスレータ
回路に対する所望のトリップ点を確立するための制御電
圧バイアス信号を供給するために前記シミュレート型ト
ランジスタ回路内の少なくとも１個のノードを前記トラ
ンスレータ回路内の対応するノードへ接続するための接
続手段が設けられていることを特徴とするインターフェ
イス回路。
を第二レベル信号へ変換するための少なくとも１個のト
ランスレータ回路が設けられており、前記トランスレー
タ回路は第一複数個のトランジスタ、を有すると共に複
数個のノードを有しており、所望のトリップ点電圧を発
生する発生器手段が設けられており、前記所望のトリッ
プ点電圧を受取り且つ前記トランスレータ回路の一つを
シミュレートするために前記トランスレータ回路と前記
発生器手段との間に接続されているシミュレート型トラ
ンスレータ回路が設けられており、前記シミュレート型
トランスレータ回路は複数個のノードを具備する第二複
数個のトランジスタを有しており、前記第二複数個のト
ランジスタの各々は前記トリップ点電圧に応答して特定
のバイアスレベルへバイアスされ、前記トランスレータ
回路に対する所望のトリップ点を確立するための制御電
圧バイアス信号を供給するために前記シミュレート型ト
ランジスタ回路内の少なくとも１個のノードを前記トラ
ンスレータ回路内の対応するノードへ接続するための接
続手段が設けられていることを特徴とするインターフェ
イス回路。
（２）上記第（１）において、前記トランスレータ回路
に接続されており定常状態で前記トランスレータ回路内
における電流の流れを防止する手段が設けられているこ
とを特徴とする回路。
に接続されており定常状態で前記トランスレータ回路内
における電流の流れを防止する手段が設けられているこ
とを特徴とする回路。
（３）上記第（２）において、前記防止する手段が、前
記各トランスレータ回路内においてフリップフロップを
有することを特徴とする回路。
記各トランスレータ回路内においてフリップフロップを
有することを特徴とする回路。
（４）上記第（１）において、前記各トランスレータ回
路が、電流源手段と直列しているラッチ型フリップフロ
ップと直列している少なくとも１個のトランジスタを有
していることを特徴とする回路。
路が、電流源手段と直列しているラッチ型フリップフロ
ップと直列している少なくとも１個のトランジスタを有
していることを特徴とする回路。
（５）上記第（４）において、前記電流源手段が前記シ
ミュレート型トランスレータ回路からの制御電圧バイア
ス信号によって制御されることを特徴とする回路。
ミュレート型トランスレータ回路からの制御電圧バイア
ス信号によって制御されることを特徴とする回路。
（６）上記第（４）において、前記トランスレータ回路
内の前記各トランジスタが、入力端子及び複数個の出力
端子を有しており、少なくとも１個の前記トランジスタ
上の少なくとも１個の端子が前記シミュレート型トラン
ジスタ回路からの制御電圧バイアス信号を受取るべく接
続されていることを特徴とする回路。
内の前記各トランジスタが、入力端子及び複数個の出力
端子を有しており、少なくとも１個の前記トランジスタ
上の少なくとも１個の端子が前記シミュレート型トラン
ジスタ回路からの制御電圧バイアス信号を受取るべく接
続されていることを特徴とする回路。
（７）インターフェイス回路において、ＥＣＬレベル信
号をＣＭＯＳレベル信号へ変換するための少なくとも１
個のトランスレータ回路が設けられており、前記トラン
スレータ回路は第一複数個のトランジスタを有すると共
に複数個のノードを有しており且つ更に少なくとも１個
の制御電圧バイアス信号によって確立されるトリップ点
を有しており、所定のトリップ点電圧を供給するための
トリップ点発生器が設けられており、前記トランスレー
タ回路をシミュレートすべく接続されており且つ複数個
のノードを持った第二複数個のトランジスタを具備する
シミュレート型トランスレータ回路が設けられており、
前記シミュレート型トランスレータ回路は人力信号とし
て前記トリップ点電圧を受取るべく適合されており、前
記シミュレート型トランスレート回路内の少なくとも１
個のノードを制御電圧バイアス信号として前記各トラン
スレータ回路内の対応するノードへ接続する手段が設け
られており、その際に前記トランスレータ回路及び前記
シミュレート型トランスレータ回路に対し同一のトリッ
プ点を確立しており、各トランスレータ回路へ接続され
ており定常状態で前記トランスレータ回路におけるＤＣ
？ｌｉ流の流れを防止する手段が設けられており、同一
のトリップ点が前記所定のトリップ点電圧と実質的に等
しいことを特徴とするインターフェイス回路。
号をＣＭＯＳレベル信号へ変換するための少なくとも１
個のトランスレータ回路が設けられており、前記トラン
スレータ回路は第一複数個のトランジスタを有すると共
に複数個のノードを有しており且つ更に少なくとも１個
の制御電圧バイアス信号によって確立されるトリップ点
を有しており、所定のトリップ点電圧を供給するための
トリップ点発生器が設けられており、前記トランスレー
タ回路をシミュレートすべく接続されており且つ複数個
のノードを持った第二複数個のトランジスタを具備する
シミュレート型トランスレータ回路が設けられており、
前記シミュレート型トランスレータ回路は人力信号とし
て前記トリップ点電圧を受取るべく適合されており、前
記シミュレート型トランスレート回路内の少なくとも１
個のノードを制御電圧バイアス信号として前記各トラン
スレータ回路内の対応するノードへ接続する手段が設け
られており、その際に前記トランスレータ回路及び前記
シミュレート型トランスレータ回路に対し同一のトリッ
プ点を確立しており、各トランスレータ回路へ接続され
ており定常状態で前記トランスレータ回路におけるＤＣ
？ｌｉ流の流れを防止する手段が設けられており、同一
のトリップ点が前記所定のトリップ点電圧と実質的に等
しいことを特徴とするインターフェイス回路。
（８）上記第（７）において、前記防止する手段が前記
各トランスレータ回路内においてラッチ型フリップフロ
ップを有することを特徴とする回路。
各トランスレータ回路内においてラッチ型フリップフロ
ップを有することを特徴とする回路。
（９）上記第（８）において、前記各トランスレータ回
路が、電流源手段と直列しているラッチ型フリップフロ
ップと直列する少なくとも１個のトランジスタを有して
いることを特徴とする回路。
路が、電流源手段と直列しているラッチ型フリップフロ
ップと直列する少なくとも１個のトランジスタを有して
いることを特徴とする回路。
（ｌＯ）上記第（９）において、前記電流源手段が、前
記シミュレート型トランスレータ回路からの制御電圧バ
イアス信号によって制御されることを特徴とする回路。
記シミュレート型トランスレータ回路からの制御電圧バ
イアス信号によって制御されることを特徴とする回路。
（１１）上記第（９）において、前記トランジスタが、
入力端子及び複数個の出力端子を有しており、前記端子
の少なくとも１個が前記シミュレート型トランスレータ
回路からの前記制御電圧バイアス信号を受取るべく接続
されていることを特徴とする回路。
入力端子及び複数個の出力端子を有しており、前記端子
の少なくとも１個が前記シミュレート型トランスレータ
回路からの前記制御電圧バイアス信号を受取るべく接続
されていることを特徴とする回路。
（１２）インターフェイス回路において、ＥＣＬレベル
信号をＣＭＯＳレベル信号へ変換するための少なくとも
１個のトランスレータ回路が設けられており、各トラン
スレータ回路は第一複数個のトランジスタを有すると共
に複数個のノードを有しており、且つ更に少なくとも１
個の制御電圧バイアス信号によって確立されるトリップ
点を有しており、前記各トランスレータ回路は電流源手
段と直列したラッチ型フリップフロップと直列する少な
くとも１個のトランジスタを有しており、前記電流源手
段は入力端子を有しており、所定のトリップ点電圧を供
給するためのトリップ点発生器が設けられており、前記
トランスレータ回路をシミュレートすべく接続されてお
り且つ複数個のノードを有する第二複数個のトランジス
タを有するシミュレート型トランスレータ回路が設けら
れており、前記各トランジスタは入力端子及び複数個の
出力端子を有しており、前記シミュレート型トランスレ
ータ回路は入力として前記トリップ点電圧を受取るべく
適合されており、前記シミュレート型トランスレータ回
路内の少なくとも１個のノードを制御電圧バイアス信号
として前記各トランスレータ回路内の対応するノードへ
接続する手段が設けられており、その際に前記各トラン
スレータ回路に対する同一のトリップ点を確立しており
、選択されたノードは前記電流源手段の前記入力端子を
有しており且つ少なくとも１個の前記トランジスタ上の
少なくとも１個の前記端子は前記各トランスレータ回路
を有しており、各トランスレータ回路に接続されており
定常状態で前記各トランスレータ回路内におけるＤＣｍ
流の流れを防止する手段が設けられており、前記防止す
る手段が前記各トランスレータ回路内にラッチ型フリッ
プフロップを有しており、前記同一のトリップ点が前記
所定のトリップ点電圧と実質的に等しいものであること
を特徴とするインターフェイス回路。
信号をＣＭＯＳレベル信号へ変換するための少なくとも
１個のトランスレータ回路が設けられており、各トラン
スレータ回路は第一複数個のトランジスタを有すると共
に複数個のノードを有しており、且つ更に少なくとも１
個の制御電圧バイアス信号によって確立されるトリップ
点を有しており、前記各トランスレータ回路は電流源手
段と直列したラッチ型フリップフロップと直列する少な
くとも１個のトランジスタを有しており、前記電流源手
段は入力端子を有しており、所定のトリップ点電圧を供
給するためのトリップ点発生器が設けられており、前記
トランスレータ回路をシミュレートすべく接続されてお
り且つ複数個のノードを有する第二複数個のトランジス
タを有するシミュレート型トランスレータ回路が設けら
れており、前記各トランジスタは入力端子及び複数個の
出力端子を有しており、前記シミュレート型トランスレ
ータ回路は入力として前記トリップ点電圧を受取るべく
適合されており、前記シミュレート型トランスレータ回
路内の少なくとも１個のノードを制御電圧バイアス信号
として前記各トランスレータ回路内の対応するノードへ
接続する手段が設けられており、その際に前記各トラン
スレータ回路に対する同一のトリップ点を確立しており
、選択されたノードは前記電流源手段の前記入力端子を
有しており且つ少なくとも１個の前記トランジスタ上の
少なくとも１個の前記端子は前記各トランスレータ回路
を有しており、各トランスレータ回路に接続されており
定常状態で前記各トランスレータ回路内におけるＤＣｍ
流の流れを防止する手段が設けられており、前記防止す
る手段が前記各トランスレータ回路内にラッチ型フリッ
プフロップを有しており、前記同一のトリップ点が前記
所定のトリップ点電圧と実質的に等しいものであること
を特徴とするインターフェイス回路。
第１図は本発明の好適実施例を示したブロック図、第２
図は本発明の好適実施例に基づくインターフェイス回路
を更に詳細に示したブロック図、第３図は該インターフ
ェイス回路の概略図、である。 図面の浄書（内容に変更なし） （符号の説明） ２：半導体ダイ ６ ： ＥＣＬ回路 ８：ＣＭＯ３回路 １２：インターフェイス回路 ２０：単一基阜発生器 ２２．２４，２６．Ｎ： ４２ニトリツブ点発生器 ４６：シミユレート型トランスレータ回路トランスレー
タ回路
図は本発明の好適実施例に基づくインターフェイス回路
を更に詳細に示したブロック図、第３図は該インターフ
ェイス回路の概略図、である。 図面の浄書（内容に変更なし） （符号の説明） ２：半導体ダイ ６ ： ＥＣＬ回路 ８：ＣＭＯ３回路 １２：インターフェイス回路 ２０：単一基阜発生器 ２２．２４，２６．Ｎ： ４２ニトリツブ点発生器 ４６：シミユレート型トランスレータ回路トランスレー
タ回路
Claims (1)
- 【特許請求の範囲】 １、インターフェイス回路において、第一レベル信号を
第二レベル信号へ変換するための少なくとも１個のトラ
ンスレータ回路が設けられており、前記トランスレータ
回路は第一複数個のトランジスタを有すると共に複数個
のノードを有しており、所望のトリップ点電圧を発生す
る発生器手段が設けられており、前記所望のトリップ点
電圧を受取り且つ前記トランスレータ回路の一つをシミ
ュレートするために前記トランスレータ回路と前記発生
器手段との間に接続されているシミュレート型トランス
レータ回路が設けられており、前記シミュレート型トラ
ンスレータ回路は複数個のノードを具備する第二複数個
のトランジスタを有しており、前記第二複数個のトラン
ジスタの各々は前記トリップ点電圧に応答して特定のバ
イアスレベルへバイアスされ、前記トランスレータ回路
に対する所望のトリップ点を確立するための制御電圧バ
イアス信号を供給するために前記シミュレート型トラン
ジスタ回路内の少なくとも１個のノードを前記トランス
レータ回路内の対応するノードへ接続するための接続手
段が設けられていることを特徴とするインターフェイス
回路。 ２、インターフェイス回路において、ＥＣＬレベル信号
をＣＭＯＳレベル信号へ変換するための少なくとも１個
のトランスレータ回路が設けられており、前記トランス
レータ回路は第一複数個のトランジスタを有すると共に
複数個のノードを有しており且つ更に少なくとも１個の
制御電圧バイアス信号によって確立されるトリップ点を
有しており、所定のトリップ点電圧を供給するためのト
リップ点発生器が設けられており、前記トランスレータ
回路をシミュレートすべく接続されており且つ複数個の
ノードを持った第二複数個のトランジスタを具備するシ
ミュレート型トランスレータ回路が設けられており、前
記シミュレート型トランスレータ回路は入力信号として
前記トリップ点電圧を受取るべく適合されており、前記
シミュレート型トランスレート回路内の少なくとも１個
のノードを制御電圧バイアス信号として前記各トランス
レータ回路内の対応するノードへ接続する手段が設けら
れており、その際に前記トランスレータ回路及び前記シ
ミュレート型トランスレータ回路に対し同一のトリップ
点を確立しており、各トランスレータ回路へ接続されて
おり定常状態で前記トランスレータ回路におけるＤＣ電
流の流れを防止する手段が設けられており、同一のトリ
ップ点が前記所定のトリップ点電圧と実質的に等しいこ
とを特徴とするインターフェイス回路。 ３、インターフェイス回路において、ＥＣＬレベル信号
をＣＭＯＳレベル信号へ変換するための少なくとも１個
のトランスレータ回路が設けられており、各トランスレ
ータ回路は第一複数個のトランジスタを有すると共に複
数個のノードを有しており、且つ更に少なくとも１個の
制御電圧バイアス信号によって確立されるトリップ点を
有しており、前記各トランスレータ回路は電流源手段と
直列したラッチ型フリップフロップと直列する少なくと
も１個のトランジスタを有しており、前記電流源手段は
入力端子を有しており、所定のトリップ点電圧を供給す
るためのトリップ点発生器が設けられており、前記トラ
ンスレータ回路をシミュレートすべく接続されており且
つ複数個のノードを有する第二複数個のトランジスタを
有するシミュレート型トランスレータ回路が設けられて
おり、前記各トランジスタは入力端子及び複数個の出力
端子を有しており、前記シミュレート型トランスレータ
回路は入力として前記トリップ点電圧を受取るべく適合
されており、前記シミュレート型トランスレータ回路内
の少なくとも１個のノードを制御電圧バイアス信号とし
て前記各トランスレータ回路内の対応するノードへ接続
する手段が設けられており、その際に前記各トランスレ
ータ回路に対する同一のトリップ点を確立しており、選
択されたノードは前記電流源手段の前記入力端子を有し
ており且つ少なくとも１個の前記トランジスタ上の少な
くとも１個の前記端子は前記各トランスレータ回路を有
しており、各トランスレータ回路に接続されており定常
状態で前記各トランスレータ回路内におけるＤＣ電流の
流れを防止する手段が設けられており、前記防止する手
段が前記各トランスレータ回路内にラッチ型フリップフ
ロップを有しており、前記同一のトリップ点が前記所定
のトリップ点電圧と実質的に等しいものであることを特
徴とするインターフェイス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/151,347 US4855624A (en) | 1988-02-02 | 1988-02-02 | Low-power bipolar-CMOS interface circuit |
| US151,347 | 1988-02-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220919A true JPH0220919A (ja) | 1990-01-24 |
Family
ID=22538352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022723A Pending JPH0220919A (ja) | 1988-02-02 | 1989-02-02 | バイポーラ・ｃｍｏｓインターフェイス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4855624A (ja) |
| EP (1) | EP0326952A3 (ja) |
| JP (1) | JPH0220919A (ja) |
| KR (1) | KR890013767A (ja) |
| CA (1) | CA1293777C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0626309B2 (ja) * | 1988-07-22 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| US5019726A (en) * | 1989-10-13 | 1991-05-28 | Advanced Micro Devices, Inc. | BiCMOS ECL-to-CMOS conversion circuit |
| DE4010145C1 (ja) * | 1990-03-29 | 1991-01-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| US5160859A (en) * | 1990-10-22 | 1992-11-03 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5155391A (en) * | 1990-10-22 | 1992-10-13 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5204557A (en) * | 1991-10-15 | 1993-04-20 | National Semiconductor Corporation | Digital signal level translator |
| US5367210A (en) * | 1992-02-12 | 1994-11-22 | Lipp Robert J | Output buffer with reduced noise |
| EP0765038A3 (en) * | 1995-07-27 | 1998-01-07 | Texas Instruments Incorporated | Improvements relating to CMOS inverter design |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916430A (en) * | 1973-03-14 | 1975-10-28 | Rca Corp | System for eliminating substrate bias effect in field effect transistor circuits |
| US4430582A (en) * | 1981-11-16 | 1984-02-07 | National Semiconductor Corporation | Fast CMOS buffer for TTL input levels |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| US4555642A (en) * | 1983-09-22 | 1985-11-26 | Standard Microsystems Corporation | Low power CMOS input buffer circuit |
| US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
| US4645954A (en) * | 1985-10-21 | 1987-02-24 | International Business Machines Corp. | ECL to FET interface circuit for field effect transistor arrays |
-
1988
- 1988-02-02 US US07/151,347 patent/US4855624A/en not_active Expired - Lifetime
-
1989
- 1989-01-27 EP EP89101383A patent/EP0326952A3/en not_active Ceased
- 1989-02-01 CA CA000589776A patent/CA1293777C/en not_active Expired - Fee Related
- 1989-02-02 KR KR1019890001193A patent/KR890013767A/ko not_active Abandoned
- 1989-02-02 JP JP1022723A patent/JPH0220919A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0326952A3 (en) | 1990-03-21 |
| KR890013767A (ko) | 1989-09-25 |
| CA1293777C (en) | 1991-12-31 |
| EP0326952A2 (en) | 1989-08-09 |
| US4855624A (en) | 1989-08-08 |
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