JPH02209763A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH02209763A JPH02209763A JP63229402A JP22940288A JPH02209763A JP H02209763 A JPH02209763 A JP H02209763A JP 63229402 A JP63229402 A JP 63229402A JP 22940288 A JP22940288 A JP 22940288A JP H02209763 A JPH02209763 A JP H02209763A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- booster
- output
- boosting
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、昇圧回路に関わり、主としてＦＡＭＯＳ
（Ｆｌｏａｔｉｎｇ ｇａｔｅ ａｖａｌａｎｃｈ
ｅ １ｎｊｅｃｔｉｏｎ ＮＯ３）トランジスタを
セルとして有する半導体不揮発性メモリの駆動に用いら
れる昇圧回路に関する。
（Ｆｌｏａｔｉｎｇ ｇａｔｅ ａｖａｌａｎｃｈ
ｅ １ｎｊｅｃｔｉｏｎ ＮＯ３）トランジスタを
セルとして有する半導体不揮発性メモリの駆動に用いら
れる昇圧回路に関する。
（従来の技術）
ＦＡＭＯ３）ランジスタをセルとするＥＦＲＯＭや一括
消去型ＥＥＦＲＯＭ等では、書き込みつまりセルのフロ
ーティングゲートに電子を注入するために、プログラム
電位Ｖｐｐと呼ばれる高電位が与えられる。
消去型ＥＥＦＲＯＭ等では、書き込みつまりセルのフロ
ーティングゲートに電子を注入するために、プログラム
電位Ｖｐｐと呼ばれる高電位が与えられる。
第４図にそのようなＥＰＲＯＭの書き込み時の等価回路
例を示す。プログラム電位ＶｐＩ）は図に示すようにＮ
チャネルトランジスタＮ、、Ｎ２を介してセルトランジ
スタＮ３のドレインに印加される。ここに、トランジス
タＮ１は書き込みトランジスタ、トランジスタＮ２は選
択トランジスタと呼ばれる。
例を示す。プログラム電位ＶｐＩ）は図に示すようにＮ
チャネルトランジスタＮ、、Ｎ２を介してセルトランジ
スタＮ３のドレインに印加される。ここに、トランジス
タＮ１は書き込みトランジスタ、トランジスタＮ２は選
択トランジスタと呼ばれる。
第５図に示すように、セルトランジスタＮ３のドレイン
Ｄに高電位が印加されかつコントロールゲートＣＧにプ
ログラム電位ＶＰＰが印加されると、アバランシェ注入
により電子がフローティングゲートＦＧに注入される。
Ｄに高電位が印加されかつコントロールゲートＣＧにプ
ログラム電位ＶＰＰが印加されると、アバランシェ注入
により電子がフローティングゲートＦＧに注入される。
電子が注入されたセルはその閾値電圧ＶＴＲが上昇し、
書き込みがなされたことになる。一方、電子が注入され
ないセルは閾値電圧Ｖ。Ｈが変化せず、この閾値電圧の
相違により“０”１″のプログラムが行なわれる。
書き込みがなされたことになる。一方、電子が注入され
ないセルは閾値電圧Ｖ。Ｈが変化せず、この閾値電圧の
相違により“０”１″のプログラムが行なわれる。
第６図はセルのゲートへのプログラム電圧印加時間に対
する閾値電圧”ＴＨの立ち上り特性を示している。ここ
で、ドレインの電位をパラメータにとり、これを高める
に従って閾値の立ち上がり特性が曲線Ｃ→ｂ−Ｐａのよ
うに変化する様子が示されている。従って、ドレインの
電位と書き込み時間Ｔ （所定の閾値ＶＴＩＩＯになる
までの時間）にＷ は相関がある。即ち、書き込み時間Ｔ３ｗを早くしたけ
ればドレインの電位は高い方が好ましい。
する閾値電圧”ＴＨの立ち上り特性を示している。ここ
で、ドレインの電位をパラメータにとり、これを高める
に従って閾値の立ち上がり特性が曲線Ｃ→ｂ−Ｐａのよ
うに変化する様子が示されている。従って、ドレインの
電位と書き込み時間Ｔ （所定の閾値ＶＴＩＩＯになる
までの時間）にＷ は相関がある。即ち、書き込み時間Ｔ３ｗを早くしたけ
ればドレインの電位は高い方が好ましい。
そのために、先程第４図に示したように、書き込みはＮ
チャネルトランジスタＮ、、Ｎ２を介してなされるので
、それらのゲート制御電位■、。をプログラム電位■Ｐ
Ｐより高い電位にして、これらＮチャネルトランジスタ
Ｎｌ、Ｎ２での電圧降下を防ぐことが行なわれている。
チャネルトランジスタＮ、、Ｎ２を介してなされるので
、それらのゲート制御電位■、。をプログラム電位■Ｐ
Ｐより高い電位にして、これらＮチャネルトランジスタ
Ｎｌ、Ｎ２での電圧降下を防ぐことが行なわれている。
そこで、ゲート制御電位■ＰＧの高電位を得るために昇
圧回路が用いられている。そのような技術は例えばＪ、
ＰＡＴＨＡＫ他、“Ａ ｌ９−ｎｓ ２５０ｍＷ ＣＭ
Ｏ９Ｅｒａｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＬｏ
ｇｉｃ Ｄｅｖｉｃｅ、 ” ＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ５ＯＬＩＤ−３ＴＡＴＥＣＩＩ？ＣＵＩＴＳ
、 ＶＯＬ、５Ｃ−２１，ＮＯ，５，０ＣＴＯＢＥＲ，
１９８Ｂに開示されている。
圧回路が用いられている。そのような技術は例えばＪ、
ＰＡＴＨＡＫ他、“Ａ ｌ９−ｎｓ ２５０ｍＷ ＣＭ
Ｏ９Ｅｒａｓａｂｌｅ ＰｒｏｇｒａｍｍａｂｌｅＬｏ
ｇｉｃ Ｄｅｖｉｃｅ、 ” ＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ５ＯＬＩＤ−３ＴＡＴＥＣＩＩ？ＣＵＩＴＳ
、 ＶＯＬ、５Ｃ−２１，ＮＯ，５，０ＣＴＯＢＥＲ，
１９８Ｂに開示されている。
第７図に従来の昇圧回路の一例を、第８図にその等価回
路を示す。ここで、ＮチャネルＭＯＳトランジスタＮ６
．Ｎ７は第５図に示すように等価的にτよダイオードの
働きをしており、逆流を阻止して昇圧された電圧を保持
するためのものである。
路を示す。ここで、ＮチャネルＭＯＳトランジスタＮ６
．Ｎ７は第５図に示すように等価的にτよダイオードの
働きをしており、逆流を阻止して昇圧された電圧を保持
するためのものである。
この昇圧回路においてその昇圧開始時の出力電位（初期
電位） Ｖｏｕ’ｒ （０）は、第７図かられかるよう
に、 ｖＯＵＴ （０）”＝ＶＰＰ ’ ”Ｔｌ１Ｎ４ ’
ＴｌｌＮ６ ’ＴｔｌＮ７・・・・・・・・・・・・
・・・・・・・・・（１）Ｖ ：トランジスタＮ４の
閾値電圧 ｌｌＮ４ Ｖ ：トランジスタＮ６の閾値電圧 ＩＩＮＧ ■ ・トランジスタＮ７の閾値電圧 ＴｌｌＮ７゜ となり、プログラム電位ＶＰＰに対してかなり低い電位
となっている。例えばＶＰＰ−１２，５Ｖ、ｖＴ１１Ｎ
１′＋ＶＴ１１Ｎ３”ＴｌｌＮ４′４′２’ ５ｖと
すると・ＶｏＵＴ（０）−１２，５−２，５Ｘ３−５Ｖ
となってしまう。また、Ｂ点の初期電位ＶＢ（０）は、 Ｖ （０，）−Ｖ −Ｖ −Ｖ −
−−−・−−−−（２）Ｂ ＰＰ
ＴＨＮ４ ７ＨＮＢとなる。
電位） Ｖｏｕ’ｒ （０）は、第７図かられかるよう
に、 ｖＯＵＴ （０）”＝ＶＰＰ ’ ”Ｔｌ１Ｎ４ ’
ＴｌｌＮ６ ’ＴｔｌＮ７・・・・・・・・・・・・
・・・・・・・・・（１）Ｖ ：トランジスタＮ４の
閾値電圧 ｌｌＮ４ Ｖ ：トランジスタＮ６の閾値電圧 ＩＩＮＧ ■ ・トランジスタＮ７の閾値電圧 ＴｌｌＮ７゜ となり、プログラム電位ＶＰＰに対してかなり低い電位
となっている。例えばＶＰＰ−１２，５Ｖ、ｖＴ１１Ｎ
１′＋ＶＴ１１Ｎ３”ＴｌｌＮ４′４′２’ ５ｖと
すると・ＶｏＵＴ（０）−１２，５−２，５Ｘ３−５Ｖ
となってしまう。また、Ｂ点の初期電位ＶＢ（０）は、 Ｖ （０，）−Ｖ −Ｖ −Ｖ −
−−−・−−−−（２）Ｂ ＰＰ
ＴＨＮ４ ７ＨＮＢとなる。
その後、クロックが昇圧用容量Ｃに供給されると、Ｂ点
の電位はクロックの電位性（例えば、クロックがＶＰＰ
系の場合ならばＶＰＰ分）昇圧され、トランジスタＮ
を介して（ＶＴＩＩＮ７だけ電圧降下して）出力ＶｏＵ
Ｔに現われる。それによりトランジスタＮ５での電圧降
下がなくなり、Ａ点にプロダラム電位ｖＰＰがそのまま
現われ、Ｂ点の電位ＶＢは・ ＶＢ −”ＰＰ ’ＴＩＩＮＢ −−゛−−−１
３）となる。それがさらにクロック電位分（例えばｖ１
４分）昇圧されトランジスタＮ７の閾値電圧Ｖ 分電
圧降下して出力Ｖ。５．に現われる。従Ｔ）ＩＮ７ って、最終的に出力電位Ｖ。、Ｔは最大でＶ 譚ｖ−
ｖ 十ｖ −ｖＯＬＩＴ ＰＰ
ＴＨＮ６ ＣＬＯＣＫ ＴｌｌＮ７・・
・・・・・・・・・・・・・・・・・・・・・・（４）
■ＣＬＯＣＫ ’クロックの電位（例えばｖＰＰ）とな
る。
の電位はクロックの電位性（例えば、クロックがＶＰＰ
系の場合ならばＶＰＰ分）昇圧され、トランジスタＮ
を介して（ＶＴＩＩＮ７だけ電圧降下して）出力ＶｏＵ
Ｔに現われる。それによりトランジスタＮ５での電圧降
下がなくなり、Ａ点にプロダラム電位ｖＰＰがそのまま
現われ、Ｂ点の電位ＶＢは・ ＶＢ −”ＰＰ ’ＴＩＩＮＢ −−゛−−−１
３）となる。それがさらにクロック電位分（例えばｖ１
４分）昇圧されトランジスタＮ７の閾値電圧Ｖ 分電
圧降下して出力Ｖ。５．に現われる。従Ｔ）ＩＮ７ って、最終的に出力電位Ｖ。、Ｔは最大でＶ 譚ｖ−
ｖ 十ｖ −ｖＯＬＩＴ ＰＰ
ＴＨＮ６ ＣＬＯＣＫ ＴｌｌＮ７・・
・・・・・・・・・・・・・・・・・・・・・・（４）
■ＣＬＯＣＫ ’クロックの電位（例えばｖＰＰ）とな
る。
なお、実際には、第９図に示すように、さらに出力点に
リミッタ用のトランジスタＮ８を設けて出力電位をＶ、
Ｐ十α（αは所望の昇圧値）程度に抑えている。また、
非プログラム時にはＤ（デプレション）タイプトランジ
スタＮ９を介して読み出し用の通常のドレイン電位ｖＤ
Ｄを出力点に供給して読み出し動作に備えている。
リミッタ用のトランジスタＮ８を設けて出力電位をＶ、
Ｐ十α（αは所望の昇圧値）程度に抑えている。また、
非プログラム時にはＤ（デプレション）タイプトランジ
スタＮ９を介して読み出し用の通常のドレイン電位ｖＤ
Ｄを出力点に供給して読み出し動作に備えている。
（発明が解決しようとする課題）
このような従来の昇圧回路における問題は、出力電位の
初期値Ｖ。ＵＴが（１）式で与えられるようにプログラ
ム電位■ＰＰに対して低いことである。
初期値Ｖ。ＵＴが（１）式で与えられるようにプログラ
ム電位■ＰＰに対して低いことである。
これによる不具合は主としてこの昇圧回路の負荷が大き
い場合に生じる。即ち、負荷が大きい場合には昇圧効率
が悪いため、上述したような出力ＶＯＵＴの立ち上りに
時間を要してしまう。そのため、かえって書き込み時間
”ｐｗの悪化を招いてしまうことがある。
い場合に生じる。即ち、負荷が大きい場合には昇圧効率
が悪いため、上述したような出力ＶＯＵＴの立ち上りに
時間を要してしまう。そのため、かえって書き込み時間
”ｐｗの悪化を招いてしまうことがある。
従って本発明の目的は、出力電位の初期値が比較的高く
立ち上り特性が良好なため、負荷が大きくても書き込み
時間の悪化を招くことがない昇圧回路を提供することに
ある。
立ち上り特性が良好なため、負荷が大きくても書き込み
時間の悪化を招くことがない昇圧回路を提供することに
ある。
（課題を解決するための手段）
本発明に係る昇圧回路は、出力点に負荷が接続された昇
圧部を有し、この昇圧部は出力電位を電源の電位より低
い所定電位から電源電位より高い所望電位へと昇圧する
機能を持つ昇圧回路において、電源と昇圧部の出力点と
の間に接続され、昇圧部の昇圧動作開始と共にターンオ
ンして、電源電位を昇圧部の出力点に伝え、所定時間後
にターンオフする初期電位設定用スイッチ手段を有する
ことを特徴とするものである。
圧部を有し、この昇圧部は出力電位を電源の電位より低
い所定電位から電源電位より高い所望電位へと昇圧する
機能を持つ昇圧回路において、電源と昇圧部の出力点と
の間に接続され、昇圧部の昇圧動作開始と共にターンオ
ンして、電源電位を昇圧部の出力点に伝え、所定時間後
にターンオフする初期電位設定用スイッチ手段を有する
ことを特徴とするものである。
（作 用）
昇圧部の昇圧開始と共に、初期電位設定用スイッチ手段
がターンオンし、電源電位が昇圧部の出力点に伝えられ
る。これにより、出力電位は電源電位から初期電位設定
用スイッチ手段の電圧降下分だけ差引いた比較的高い電
位に初期設定される。
がターンオンし、電源電位が昇圧部の出力点に伝えられ
る。これにより、出力電位は電源電位から初期電位設定
用スイッチ手段の電圧降下分だけ差引いた比較的高い電
位に初期設定される。
この比較的高い初期設定電位にまで昇圧部自身の出力電
位が立ち上がるまでは、初期電位設定用スイッチ手段を
介して電源からの出力が負荷に供給される。そのため、
昇圧部に加わる負荷は軽減され、昇圧部は速やかに出力
を立ち上げることができる。所定時間後、昇圧部の出力
がある程度立ち上がると、初期電位設定用スイッチ手段
はターンオフし、その後は昇圧部が負荷に出力を供給す
る。
位が立ち上がるまでは、初期電位設定用スイッチ手段を
介して電源からの出力が負荷に供給される。そのため、
昇圧部に加わる負荷は軽減され、昇圧部は速やかに出力
を立ち上げることができる。所定時間後、昇圧部の出力
がある程度立ち上がると、初期電位設定用スイッチ手段
はターンオフし、その後は昇圧部が負荷に出力を供給す
る。
このターンオフにより、昇圧部の出力が電源電位以上に
まで立ち上がった後に、昇圧部から電源への電流の逆流
が阻止され、昇圧特性の悪化が防止される。
まで立ち上がった後に、昇圧部から電源への電流の逆流
が阻止され、昇圧特性の悪化が防止される。
（実施例）
以下、本発明の詳細な説明する。
第１図に示すように、本発明に係る昇圧回路の一実施例
は、第９図に示した従来の昇圧回路と同構成の昇圧部１
を有すると共に、この昇圧部１の出力点とプログラム電
位ＶｌＰ系の電源との間にソース・ドレインが接続され
たＥ（エンハンスメント）タイプＮチャネルＭＯＳトラ
ンジスタＮ１ｏを有している。このトランジスタＮＩｏ
は、ゲートに昇圧開始信号（Ｖｌ、系）が与えられ、こ
の昇圧開始信号の入力によりターンオンして昇圧部ｌの
出力電位■。Ｕ、を初期電位に設定する機能を有する。
は、第９図に示した従来の昇圧回路と同構成の昇圧部１
を有すると共に、この昇圧部１の出力点とプログラム電
位ＶｌＰ系の電源との間にソース・ドレインが接続され
たＥ（エンハンスメント）タイプＮチャネルＭＯＳトラ
ンジスタＮ１ｏを有している。このトランジスタＮＩｏ
は、ゲートに昇圧開始信号（Ｖｌ、系）が与えられ、こ
の昇圧開始信号の入力によりターンオンして昇圧部ｌの
出力電位■。Ｕ、を初期電位に設定する機能を有する。
昇圧部１は、ゲートへの昇圧開始信号の入力によりター
ンオンして、ドレインに与えられているプログラム電位
ｖ、Ｐをソース側へ出力する昇圧開始用スイッチ手段と
してのＮチャネルトランジスタＮ と、このトランジス
タＮ４のソースにアノ−ドが接続された第１のダイオー
ド手段としてのＮチャネルトランジスタＮ６と、この第
１のダイオード手段のカソードに一端が接続され、他端
に加えられるクロック（Ｖｐｐ系またはＶＤＤ系）の７
に位を前記第１のダイオード手段Ｎ６のカソード電位に
加算する昇圧用容量Ｃと、前記第１のダイオード手段Ｎ
６のカソードにアノードが接続され、かつカソードがこ
の昇圧部１の出力点をなしている第２のダイオード手段
としてのＮチャネルトランジスタＮ７とを有している。
ンオンして、ドレインに与えられているプログラム電位
ｖ、Ｐをソース側へ出力する昇圧開始用スイッチ手段と
してのＮチャネルトランジスタＮ と、このトランジス
タＮ４のソースにアノ−ドが接続された第１のダイオー
ド手段としてのＮチャネルトランジスタＮ６と、この第
１のダイオード手段のカソードに一端が接続され、他端
に加えられるクロック（Ｖｐｐ系またはＶＤＤ系）の７
に位を前記第１のダイオード手段Ｎ６のカソード電位に
加算する昇圧用容量Ｃと、前記第１のダイオード手段Ｎ
６のカソードにアノードが接続され、かつカソードがこ
の昇圧部１の出力点をなしている第２のダイオード手段
としてのＮチャネルトランジスタＮ７とを有している。
ここで、第１のダイオード手段Ｎ６は、昇圧が行なわれ
たカソード側から電位の低いアノード側への電流の逆流
を防止して昇圧されたカソード電位を保持するためのも
のであり、また第２のダイオード手段Ｎ７は、クロック
が立下がった時にカソード側からアノード側への電流の
逆流を防止して昇圧された出力電位ＶｏＵＴを保持する
ためのものである。また、この昇圧部１は、第１のスイ
ッチ手段Ｎ４と並列に設けられ、出力電位Ｖ。Ｕｌがゲ
ートに与えられるＮチャネルトランジスタＮ５を有する
。このトランジスタＮ は、プログラム電位Ｖ、Ｐより
も高電位に昇圧された出力電位Ｖ。、Ｔがゲートに加え
られることにより、ドレイン側のプログラム電位■、Ｐ
を電圧降下を与えずにそのままソース側へ出力して第１
のスイッチ手段での電圧降下を無くし、この昇圧回路１
の昇圧特性をより高めるという機能を有する。さらに、
この昇圧部１には、昇圧された出力電位Ｖ。ＵＴを所望
の電位Ｖ１．十αに規制して最終的に出力するリミッタ
としてのＮチャネルトランジスタＮ８が設けられている
。なお、トランジスタＮ５．Ｎ８を設けるか否か、およ
びクロックをｖＰＰ系とするかＶＤＤ系とするかは、最
終的な出力電位Ｖ１．＋αの昇圧部αをどの程度の値に
するかによって決められる。また、この昇圧部１には、
読み出し用のドレイン電位ＶＤＤを供給するためのＤタ
イプＮチャネルトランジスタＮ９も設けられている。こ
のトランジスタＮ９は、昇圧開始信号の反転信号がゲー
トに加えられて、非プログラム時にターンオンするよう
になっている。
たカソード側から電位の低いアノード側への電流の逆流
を防止して昇圧されたカソード電位を保持するためのも
のであり、また第２のダイオード手段Ｎ７は、クロック
が立下がった時にカソード側からアノード側への電流の
逆流を防止して昇圧された出力電位ＶｏＵＴを保持する
ためのものである。また、この昇圧部１は、第１のスイ
ッチ手段Ｎ４と並列に設けられ、出力電位Ｖ。Ｕｌがゲ
ートに与えられるＮチャネルトランジスタＮ５を有する
。このトランジスタＮ は、プログラム電位Ｖ、Ｐより
も高電位に昇圧された出力電位Ｖ。、Ｔがゲートに加え
られることにより、ドレイン側のプログラム電位■、Ｐ
を電圧降下を与えずにそのままソース側へ出力して第１
のスイッチ手段での電圧降下を無くし、この昇圧回路１
の昇圧特性をより高めるという機能を有する。さらに、
この昇圧部１には、昇圧された出力電位Ｖ。ＵＴを所望
の電位Ｖ１．十αに規制して最終的に出力するリミッタ
としてのＮチャネルトランジスタＮ８が設けられている
。なお、トランジスタＮ５．Ｎ８を設けるか否か、およ
びクロックをｖＰＰ系とするかＶＤＤ系とするかは、最
終的な出力電位Ｖ１．＋αの昇圧部αをどの程度の値に
するかによって決められる。また、この昇圧部１には、
読み出し用のドレイン電位ＶＤＤを供給するためのＤタ
イプＮチャネルトランジスタＮ９も設けられている。こ
のトランジスタＮ９は、昇圧開始信号の反転信号がゲー
トに加えられて、非プログラム時にターンオンするよう
になっている。
以上のような構成において、昇圧開始信号が人力される
と、初期電位設定用トランジスタＮ１ｏがターンオンす
るため、出力電位Ｖ。Ｕ、は直ちに次の初期電位Ｖ。ｕ
’ｒ （０）に設定される。
と、初期電位設定用トランジスタＮ１ｏがターンオンす
るため、出力電位Ｖ。Ｕ、は直ちに次の初期電位Ｖ。ｕ
’ｒ （０）に設定される。
■（０”’＝ｖＰＰ ’ＴＨＮＬＯ’・・・・・・・
・・・・（５）ＵＴ ｖ ：トランジスタ２段分の閾値電圧Ｔ）ＩＮＩＯ そのため、第２図の曲線ｄに示すように、出力電位Ｖ
は電位ｖ −■ から立上がりを開ＯＵＴ
ＰＰ ＴＨＮＩＯ始できる。この立上がりのプ
ロセスは、従来技術の項で説明した従来回路のそれとほ
ぼ同様である。
・・・・（５）ＵＴ ｖ ：トランジスタ２段分の閾値電圧Ｔ）ＩＮＩＯ そのため、第２図の曲線ｄに示すように、出力電位Ｖ
は電位ｖ −■ から立上がりを開ＯＵＴ
ＰＰ ＴＨＮＩＯ始できる。この立上がりのプ
ロセスは、従来技術の項で説明した従来回路のそれとほ
ぼ同様である。
しかし、曲線ｅで示される従来回路の立上がり特性では
、既に説明したように初期電位ＶＰ。
、既に説明したように初期電位ＶＰ。
ＶＴＩＩＮ４−ＶＴｌｌＮＢ−ＶＴＩＩＮ７カ゛ら立上
刃６りを１明始するから、本実施例の方がトランジスタ
２段分の閾値電圧Ｖ Ｔｌｌ Ｘ ２分だけ高い初期電
位から立上がりを開始できる。例えば、従来技術の項で
検討した時と同様に、プログラム電圧ＶＰ、−１２，５
Ｖ、各トランジスタの閾値電圧Ｖ、１１４−２． ５Ｖ
とすると、実施例による初期電位Ｖ。ｕｒ （０）は、
ｖＯＵＴ （ｏ） −１２，５Ｖ ２．５Ｖ＝１０Ｖ
となり、従来例のＶ。Ｕ、（０）−５Ｖに対してかなり
高い初期電位を与えることができる。
刃６りを１明始するから、本実施例の方がトランジスタ
２段分の閾値電圧Ｖ Ｔｌｌ Ｘ ２分だけ高い初期電
位から立上がりを開始できる。例えば、従来技術の項で
検討した時と同様に、プログラム電圧ＶＰ、−１２，５
Ｖ、各トランジスタの閾値電圧Ｖ、１１４−２． ５Ｖ
とすると、実施例による初期電位Ｖ。ｕｒ （０）は、
ｖＯＵＴ （ｏ） −１２，５Ｖ ２．５Ｖ＝１０Ｖ
となり、従来例のＶ。Ｕ、（０）−５Ｖに対してかなり
高い初期電位を与えることができる。
さらに、従来例では前述のように始めから昇圧部１が出
力の負荷を駆動しなければならないため、昇圧効率が悪
く出力の曲線ｅのように立ち上がりが緩慢である。これ
に対し本実施例では、初期電位設定トランジスタＮ１０
がオンになっている間はこのトランジスタＮ１０により
負荷が駆動されるため、昇圧部１は負荷を駆動する必要
がなく、従って昇圧効率が良く曲線ｄのように立ち上が
りが急峻である。
力の負荷を駆動しなければならないため、昇圧効率が悪
く出力の曲線ｅのように立ち上がりが緩慢である。これ
に対し本実施例では、初期電位設定トランジスタＮ１０
がオンになっている間はこのトランジスタＮ１０により
負荷が駆動されるため、昇圧部１は負荷を駆動する必要
がなく、従って昇圧効率が良く曲線ｄのように立ち上が
りが急峻である。
これらの点から、本実施例によれば、従来例に比較して
極めて短時間に出力電位Ｖ。ＵＴを所望の電位まで昇圧
することができる。
極めて短時間に出力電位Ｖ。ＵＴを所望の電位まで昇圧
することができる。
なお、本実施例において、出力電位Ｖ。ＵＴが初期電位
Ｖ −■ にまで立上がると、初期型ＰＰ Ｔ
ｌｌＮｌ０ 位設定用トランジスタＮ１ｏはゲート・ソース間電圧が
閾値電圧Ｖ に達するため、自動的に夕ｌｌＮｌ０ 一ンオフし、以後は昇圧部１によって出力電位が供給さ
れ昇圧動作がなされる。このターンオフにより、電流電
圧Ｖ 以上に昇圧された出力点からｐｐ トランジスタＮ１ｏを通して電源に電流が逆流して昇圧
部１に余計な負荷がかかり昇圧特性が悪化することが防
止される。
Ｖ −■ にまで立上がると、初期型ＰＰ Ｔ
ｌｌＮｌ０ 位設定用トランジスタＮ１ｏはゲート・ソース間電圧が
閾値電圧Ｖ に達するため、自動的に夕ｌｌＮｌ０ 一ンオフし、以後は昇圧部１によって出力電位が供給さ
れ昇圧動作がなされる。このターンオフにより、電流電
圧Ｖ 以上に昇圧された出力点からｐｐ トランジスタＮ１ｏを通して電源に電流が逆流して昇圧
部１に余計な負荷がかかり昇圧特性が悪化することが防
止される。
第３図に本発明の他の実施例を示す。この実施例の第１
図の実施例との相違は、初期電位設定用トランジスタと
してＤタイプＮチャネルトランジスタＮ１１を用い、そ
のゲートに、昇圧開始信号の立ち上がりにより一定時間
幅のパルスを生成する立ち上がりパルス生成回路２の出
力パルス（Ｖｐｐ系）を加えるようにした点である。
図の実施例との相違は、初期電位設定用トランジスタと
してＤタイプＮチャネルトランジスタＮ１１を用い、そ
のゲートに、昇圧開始信号の立ち上がりにより一定時間
幅のパルスを生成する立ち上がりパルス生成回路２の出
力パルス（Ｖｐｐ系）を加えるようにした点である。
この実施例の利点は、出力電位の初期値ＶｏＵＴ（０）
が第１図の実施例よりもさらに高い電位に設定できる点
である。即ち、初期電位設定用トランジスタＮ１１にＤ
タイプのものを用いているため、このトランジスタＮ１
１での電圧降下かなく、従ってドレン側の電源電位■Ｐ
Ｐがそのままソース側の出力点に伝えられて初期電位■
。、□（０）として現れる。従って、第２図の曲線【に
示すように、より迅速な出力電位■。、工の立ち上がり
特性が得られる。
が第１図の実施例よりもさらに高い電位に設定できる点
である。即ち、初期電位設定用トランジスタＮ１１にＤ
タイプのものを用いているため、このトランジスタＮ１
１での電圧降下かなく、従ってドレン側の電源電位■Ｐ
Ｐがそのままソース側の出力点に伝えられて初期電位■
。、□（０）として現れる。従って、第２図の曲線【に
示すように、より迅速な出力電位■。、工の立ち上がり
特性が得られる。
この場合、出力電位Ｖ が電源電位Ｖ１．に達ＵＴ
しても、トランジスタＮ１１はＤタイプであるために自
動的にターンオフしない。そこで、立ち上がりパルス生
成回路２のパルス幅を一定時間に規制して、出力電位Ｖ
。Ｕ、が電流電位ｖｐｐに達した時点でトランジスタＮ
ＩＬを強制的にターンオフさせるようにしている。
動的にターンオフしない。そこで、立ち上がりパルス生
成回路２のパルス幅を一定時間に規制して、出力電位Ｖ
。Ｕ、が電流電位ｖｐｐに達した時点でトランジスタＮ
ＩＬを強制的にターンオフさせるようにしている。
以上説明したように本発明によれば、昇圧開始と共にタ
ーンオンするスイッチ手段を介して所定の電源電位を昇
圧部の出力に伝えるように構成しているので、出力電位
の初期値として従来より高い電位が得られると共に、上
記スイッチ手段を通して負荷に駆動電力を供給できるた
め、昇圧部の負荷が軽減され昇圧を急峻に行なうことが
でき、従って昇圧特性が飛躍的に改善される。しかも、
このような顕著な効果を得るために付加された素子数は
小数であるから、集積回路内で広いパターン面積を占有
してしまい小型化の障害となるという虞れはない。
ーンオンするスイッチ手段を介して所定の電源電位を昇
圧部の出力に伝えるように構成しているので、出力電位
の初期値として従来より高い電位が得られると共に、上
記スイッチ手段を通して負荷に駆動電力を供給できるた
め、昇圧部の負荷が軽減され昇圧を急峻に行なうことが
でき、従って昇圧特性が飛躍的に改善される。しかも、
このような顕著な効果を得るために付加された素子数は
小数であるから、集積回路内で広いパターン面積を占有
してしまい小型化の障害となるという虞れはない。
第１図は本発明の一実施例の回路図、第２図は本発明の
実施例の昇圧特性を従来例のそれと比較して示す図、第
３図は本発明の他の実施例の回路図、第４図はＥ Ｐ
ＲＯＦｖｌの書き込み時の等価回路、第５図はＥＰＲＯ
Ｍセルの書き込み原理図、第６図はＥＰＲＯＭセルの書
き込み特性図、第７図は従来の昇圧回路の一例の回路図
、第８図は第７図の等価回路、第９図は第７図の従来回
路を付加回路と共に示した回路図である。 １・・・昇圧部、２・・・立ち上がりパルス生成回路、
Ｎ１０” ｌ□・・・初期電位設定用スイッチ手段とし
てのＮチャネルＭＯＳトランジスタ、Ｎ４・・・昇圧開
始用スイッチ手段としてのＮチャネルＭＯＳトランジス
タ、Ｎ６．Ｎ７・・・ダイオード手段としてのＮチャネ
ルＭＯ３）ランジスタ、Ｃ・・・昇圧用容量。 出願人代理人 佐 藤 −雄 第６図 第３図 ｐｐ ＰＰ 第７図 第８図
実施例の昇圧特性を従来例のそれと比較して示す図、第
３図は本発明の他の実施例の回路図、第４図はＥ Ｐ
ＲＯＦｖｌの書き込み時の等価回路、第５図はＥＰＲＯ
Ｍセルの書き込み原理図、第６図はＥＰＲＯＭセルの書
き込み特性図、第７図は従来の昇圧回路の一例の回路図
、第８図は第７図の等価回路、第９図は第７図の従来回
路を付加回路と共に示した回路図である。 １・・・昇圧部、２・・・立ち上がりパルス生成回路、
Ｎ１０” ｌ□・・・初期電位設定用スイッチ手段とし
てのＮチャネルＭＯＳトランジスタ、Ｎ４・・・昇圧開
始用スイッチ手段としてのＮチャネルＭＯＳトランジス
タ、Ｎ６．Ｎ７・・・ダイオード手段としてのＮチャネ
ルＭＯ３）ランジスタ、Ｃ・・・昇圧用容量。 出願人代理人 佐 藤 −雄 第６図 第３図 ｐｐ ＰＰ 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １、出力点に負荷が接続された昇圧部を有し、この昇圧
部は出力電位を電源の電位より低い所定電位から電源電
位より高い所望電位へと昇圧する機能を持つ昇圧回路に
おいて、 前記電源と前記昇圧部の出力点との間に接続され、前記
昇圧部の昇圧動作開始と共にターンオンして、前記電源
電位を前記昇圧部の出力点に伝え、所定時間後にターン
オフする初期電位設定用スイッチ手段を有することを特
徴とする昇圧回路。 ２、前記昇圧部は、前記電源に一端が接続された昇圧開
始用スイッチ手段と、このスイッチ手段の他端にアノー
ドが接続された第１のダイオード手段と、この第１のダ
イオード手段のカソードに一端が接続され、他端に加え
られる電位を前記カソードの電位に加算する昇圧用容量
と、前記第１のダイオード手段のカソードにアノードが
接続され、かつカソードが前記昇圧部の出力点をなして
いる第２のダイオード手段を有することを特徴とする請
求項１記載の昇圧回路。 ３、前記初期電位設定用スイッチ手段は、前記電源と前
記出力点間にソース・ドレインが接続されたエンハンス
メントタイプのＮチャネルＭＯＳトランジスタであるこ
とを特徴とする請求項１記載の昇圧回路。 ４、前記初期電位設定用スイッチ手段は、前記電源と前
記出力点間にソース・ドレインが接続されたデプレショ
ンタイプのＮチャネルＭＯＳトランジスタであり、この
トランジスタは昇圧部の昇圧開始から前記所定時間のみ
オン状態となるようゲートに制御信号が加えられること
を特徴とする請求項１記載の昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940288A JPH077912B2 (ja) | 1988-09-13 | 1988-09-13 | 昇圧回路 |
| KR1019890013282A KR920011048B1 (ko) | 1988-09-13 | 1989-09-12 | 승압회로 |
| US07/406,092 US5138190A (en) | 1988-09-13 | 1989-09-12 | Charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940288A JPH077912B2 (ja) | 1988-09-13 | 1988-09-13 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209763A true JPH02209763A (ja) | 1990-08-21 |
| JPH077912B2 JPH077912B2 (ja) | 1995-01-30 |
Family
ID=16891648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22940288A Expired - Lifetime JPH077912B2 (ja) | 1988-09-13 | 1988-09-13 | 昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138190A (ja) |
| JP (1) | JPH077912B2 (ja) |
| KR (1) | KR920011048B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430091B2 (en) | 2000-06-06 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having reduced current consumption at internal boosted potential |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920006991A (ko) * | 1990-09-25 | 1992-04-28 | 김광호 | 반도체메모리 장치의 고전압발생회로 |
| KR930001236A (ko) * | 1991-06-17 | 1993-01-16 | 김광호 | 전원전압 변동에 둔감한 특성을 갖는 기판 전압 레벨 감지회로 |
| US5303190A (en) * | 1992-10-27 | 1994-04-12 | Motorola, Inc. | Static random access memory resistant to soft error |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| US5365121A (en) * | 1993-03-08 | 1994-11-15 | Motorola Inc. | Charge pump with controlled ramp rate |
| US5394027A (en) * | 1993-11-01 | 1995-02-28 | Motorola, Inc. | High voltage charge pump and related circuitry |
| FR2716758B1 (fr) * | 1994-02-28 | 1996-05-31 | Sgs Thomson Microelectronics | Circuit de polarisation pour transistor dans une cellule de mémorisation. |
| JP3080830B2 (ja) * | 1994-02-28 | 2000-08-28 | 株式会社東芝 | 半導体集積回路 |
| KR100211189B1 (ko) * | 1994-11-29 | 1999-07-15 | 다니구찌 이찌로오, 기타오카 다카시 | 양/음 고전압발생전원의 출력전위 리셋회로 |
| US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
| KR100293449B1 (ko) * | 1998-05-04 | 2001-07-12 | 김영환 | 고전압발생회로 |
| JP3293577B2 (ja) * | 1998-12-15 | 2002-06-17 | 日本電気株式会社 | チャージポンプ回路、昇圧回路及び半導体記憶装置 |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6788578B1 (en) | 2003-01-27 | 2004-09-07 | Turbo Ic, Inc. | Charge pump for conductive lines in programmable memory array |
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| JP4659826B2 (ja) | 2004-06-23 | 2011-03-30 | ペレグリン セミコンダクター コーポレーション | Ｒｆフロントエンド集積回路 |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| EP2330735A3 (en) * | 2008-07-18 | 2012-04-04 | Peregrine Semiconductor Corporation | Operational transconductance amplifier |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209320A (ja) * | 1987-02-26 | 1988-08-30 | Nec Corp | 昇圧回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374357A (en) * | 1981-07-27 | 1983-02-15 | Motorola, Inc. | Switched capacitor precision current source |
| US4638182A (en) * | 1984-07-11 | 1987-01-20 | Texas Instruments Incorporated | High-level CMOS driver circuit |
| US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| KR910007403B1 (ko) * | 1987-07-29 | 1991-09-25 | 가부시키가이샤 도시바 | 반도체 집적회로 |
-
1988
- 1988-09-13 JP JP22940288A patent/JPH077912B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-12 US US07/406,092 patent/US5138190A/en not_active Expired - Lifetime
- 1989-09-12 KR KR1019890013282A patent/KR920011048B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209320A (ja) * | 1987-02-26 | 1988-08-30 | Nec Corp | 昇圧回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430091B2 (en) | 2000-06-06 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having reduced current consumption at internal boosted potential |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920011048B1 (ko) | 1992-12-26 |
| JPH077912B2 (ja) | 1995-01-30 |
| US5138190A (en) | 1992-08-11 |
| KR900005464A (ko) | 1990-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02209763A (ja) | 昇圧回路 | |
| US6771547B2 (en) | Boosted voltage generating circuit and semiconductor memory device having the same | |
| TWI543164B (zh) | 具有多個外部電源供應器的非揮發性半導體記憶體 | |
| US5335200A (en) | High voltage negative charge pump with low voltage CMOS transistors | |
| US5381051A (en) | High voltage charge pump | |
| US5841703A (en) | Method and apparatus for removal of VT drop in the output diode of charge pumps | |
| US5365121A (en) | Charge pump with controlled ramp rate | |
| US7336545B2 (en) | Semiconductor device having switch circuit to supply voltage | |
| US4667312A (en) | Charge pump method and apparatus | |
| US11120881B2 (en) | Charge pump for use in non-volatile flash memory devices | |
| US6134146A (en) | Wordline driver for flash electrically erasable programmable read-only memory (EEPROM) | |
| JPH02172099A (ja) | 半導体メモリ集積回路 | |
| JPH0271499A (ja) | 半導体記憶装置 | |
| EP1058271B1 (en) | CMOS switch circuit for transferring high voltages, in particular for line decoding in nonvolatile memories, with reduced consumption during switching | |
| KR910003387B1 (ko) | 주승압회로의 출력전압승압용 부승압회로 | |
| US6191642B1 (en) | Charge pump circuit | |
| US6195293B1 (en) | Method and circuit of erasing a flash memory | |
| JP3805830B2 (ja) | 不揮発性メモリ | |
| JP3086461B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000100183A (ja) | 半導体集積回路および不揮発性メモリ | |
| KR100560769B1 (ko) | 고전압 펌핑 회로 | |
| JP7720997B2 (ja) | 不揮発性メモリシステムにおける消去又はプログラム動作のための高電圧を供給するためのトランシーバ | |
| JP2578818B2 (ja) | 切換え回路 | |
| JPH0527195B2 (ja) | ||
| JP3381083B2 (ja) | 不揮発性メモリの論理レベル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 14 |