JPH02209773A - 半導体不揮発性ｍｏｓ形メモリ - Google Patents
半導体不揮発性ｍｏｓ形メモリInfo
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- JPH02209773A JPH02209773A JP1030748A JP3074889A JPH02209773A JP H02209773 A JPH02209773 A JP H02209773A JP 1030748 A JP1030748 A JP 1030748A JP 3074889 A JP3074889 A JP 3074889A JP H02209773 A JPH02209773 A JP H02209773A
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- drain
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、データの書き込み時にキャリアを発生させ、
このキャリアの蓄積によってデータの読み出しを行う、
半導体不揮発性ＭＯＳ形メモリする。
このキャリアの蓄積によってデータの読み出しを行う、
半導体不揮発性ＭＯＳ形メモリする。
従来の半導体不揮発性ＭＯＳ形メモリＭＯＳＦＥＴのゲ
ート絶縁膜の中に電荷を蓄苗できるフローティングゲー
ト、またはトラップ準位からなるポテンシャルの井戸を
作って正または負のキャリアを蓄積させる。ＭＯＳ
ＦＥＴのしきい値電圧■ア、は、蓄積されたキャリアの
極性と計に応じて変化し、読み出しまたは記憶状態の検
出は、ソース・ドレイン間の導通状態によっている。
ート絶縁膜の中に電荷を蓄苗できるフローティングゲー
ト、またはトラップ準位からなるポテンシャルの井戸を
作って正または負のキャリアを蓄積させる。ＭＯＳ
ＦＥＴのしきい値電圧■ア、は、蓄積されたキャリアの
極性と計に応じて変化し、読み出しまたは記憶状態の検
出は、ソース・ドレイン間の導通状態によっている。
このような半導体不揮発性ＭＯＳ形メモリちＦＡＭＯＳ
メモリにおいては、第４図の断面構成図に示すように、
Ｐ型Ｓｉ基板１表面には、ゲート絶縁膜４中に埋めこま
れた。多結晶シリコンからなるフローティングゲート２
とコントロールゲート３からなる二層ゲート１０が形成
され、この二層ゲート１０周囲には高濃度のＮ形不鈍物
拡散層（Ｎｏ）からなるドレイン５．ソース６と、ＡＩ
配線７が形成されている。Ａ、Ｂ、Ｃはそれぞれ、コン
トロールゲート３．ソース６、ドレイン５に接続された
端子を示す。
メモリにおいては、第４図の断面構成図に示すように、
Ｐ型Ｓｉ基板１表面には、ゲート絶縁膜４中に埋めこま
れた。多結晶シリコンからなるフローティングゲート２
とコントロールゲート３からなる二層ゲート１０が形成
され、この二層ゲート１０周囲には高濃度のＮ形不鈍物
拡散層（Ｎｏ）からなるドレイン５．ソース６と、ＡＩ
配線７が形成されている。Ａ、Ｂ、Ｃはそれぞれ、コン
トロールゲート３．ソース６、ドレイン５に接続された
端子を示す。
上記ＦＡＭＯＳメモリへの“書き込み“時は、コントロ
ールゲート３とドレイン５に正のプログラム電位を印加
する。このときドレイン５−ソース６間にチャネルが形
成されて電流が流れるが、その際電子は加速されて衝突
電離する（なだれ降伏）。この時発生した高エネルギー
の電子（ホットキャリア）のみがゲート絶縁膜Ｉｆを介
してフローティングゲート２へ引き込まれて蓄積され、
フローティングゲート２を負に帯電させる。
ールゲート３とドレイン５に正のプログラム電位を印加
する。このときドレイン５−ソース６間にチャネルが形
成されて電流が流れるが、その際電子は加速されて衝突
電離する（なだれ降伏）。この時発生した高エネルギー
の電子（ホットキャリア）のみがゲート絶縁膜Ｉｆを介
してフローティングゲート２へ引き込まれて蓄積され、
フローティングゲート２を負に帯電させる。
また、“消去°時は、通常ＦＡＭＯ３では、紫外線を照
射することによってフローティングゲートの電子をホラ
Ｉ・キャリアとし、ＳｉＯ□を介して基板またはコント
ロールゲートに逃がすことにより行われる。
射することによってフローティングゲートの電子をホラ
Ｉ・キャリアとし、ＳｉＯ□を介して基板またはコント
ロールゲートに逃がすことにより行われる。
次に“読み出し“°のために、コントロールゲート３に
５Ｖ程度の正電圧を印加した場合、それが基板上に作る
電界は、フローティングゲート２の電子により形成され
る電界のため相殺されるのでドレイン電流は流れない。
５Ｖ程度の正電圧を印加した場合、それが基板上に作る
電界は、フローティングゲート２の電子により形成され
る電界のため相殺されるのでドレイン電流は流れない。
即ち、しきい値電圧が増大し、コントロールゲート３に
印加される５■程度では、非導通状態を保つ。
印加される５■程度では、非導通状態を保つ。
データ書き込み゛の前後におけるゲート（コントロール
ゲート）電圧−ドレイン電流特性は、第３図（１）の如
くなる。
ゲート）電圧−ドレイン電流特性は、第３図（１）の如
くなる。
しかしながら、例えば、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＬｅｔｔｅｒｓ（フイイーイーイー Ｉレ
クトｕン デフＣイス トタース）ｖｏｌ、２．Ｎ０２
１１、Ｐ５７９〜５８１ （１９８８）に記載のように
、上記ＦＡＭＯＳメモリでは、ドレインは高濃度に不純
物が拡散されたＮ＋で形成されているため、ドレイン近
傍での電界の集中が大きくなる。その結果、ツェナート
ンネル効果によりキャリアが発生し、このキャリアがド
レインに向かってトンネル遷移し、ソース−ドレイン間
が導通状態となりリーク電流が発生する。特に、書き込
み後ではリーク電流（ドレイン電流）が大きくなり、第
３図（１）に示す如くゲート電圧がＯＶの場合、このリ
ーク電流は１０−”Ａになる。
ＤｅｖｉｃｅＬｅｔｔｅｒｓ（フイイーイーイー Ｉレ
クトｕン デフＣイス トタース）ｖｏｌ、２．Ｎ０２
１１、Ｐ５７９〜５８１ （１９８８）に記載のように
、上記ＦＡＭＯＳメモリでは、ドレインは高濃度に不純
物が拡散されたＮ＋で形成されているため、ドレイン近
傍での電界の集中が大きくなる。その結果、ツェナート
ンネル効果によりキャリアが発生し、このキャリアがド
レインに向かってトンネル遷移し、ソース−ドレイン間
が導通状態となりリーク電流が発生する。特に、書き込
み後ではリーク電流（ドレイン電流）が大きくなり、第
３図（１）に示す如くゲート電圧がＯＶの場合、このリ
ーク電流は１０−”Ａになる。
従って、特に上記リーク電流がしきい値より大きい場合
、コントロールゲートへの出力が０°。
、コントロールゲートへの出力が０°。
であって読み出し時でもないにも拘わらず、上記リーク
電流が存在するとドレイン−ソース間が導通状態となる
ため、読み出しの１′″が常に出力されることになり、
読み誤りが住する。
電流が存在するとドレイン−ソース間が導通状態となる
ため、読み出しの１′″が常に出力されることになり、
読み誤りが住する。
また、上記リーク電流がしきい値より小さい場合も、こ
のリーク電流の存在はＬＳＩ全体として見れば消費電力
が大きくなる原因となる。
のリーク電流の存在はＬＳＩ全体として見れば消費電力
が大きくなる原因となる。
この発明はこのような課題を解決するために、データの
読み出しの誤り及び消費電力の増大を防止可能な半導体
不揮発性ＭＯ３Ｏ３子メモリ供することを目的とする。
読み出しの誤り及び消費電力の増大を防止可能な半導体
不揮発性ＭＯ３Ｏ３子メモリ供することを目的とする。
上記目的を達成するために、この発明は、発生したキャ
リア電荷を蓄積することによりデータを書き込み可能な
キャリア蓄積手段と、ドレインとソースをそれぞれ形成
する不純物拡散層と、を備え、前記キャリア蓄積手段に
おけるキャリアの蓄積の有無により変化する前記ソース
・ドレイン間の導通又は非導通により書き込まれたデー
タの読み出しを行う半導体不揮発性ＭＯ３Ｏ３子メモリ
いて、前記不純物拡散層は、電界集中が大きい不純物拡
散層と、読み出し時にドレインとして用いられる。電界
集中が小さい不純物拡散層、とからなることを特徴とす
るものである。
リア電荷を蓄積することによりデータを書き込み可能な
キャリア蓄積手段と、ドレインとソースをそれぞれ形成
する不純物拡散層と、を備え、前記キャリア蓄積手段に
おけるキャリアの蓄積の有無により変化する前記ソース
・ドレイン間の導通又は非導通により書き込まれたデー
タの読み出しを行う半導体不揮発性ＭＯ３Ｏ３子メモリ
いて、前記不純物拡散層は、電界集中が大きい不純物拡
散層と、読み出し時にドレインとして用いられる。電界
集中が小さい不純物拡散層、とからなることを特徴とす
るものである。
（作用〕
上記本発明に係わる半導体不揮発性ＭＯ３Ｏ３子メモリ
いて、不純物拡散層は、電界集中が大きい不純物拡散層
と電界集中が小さい不純物拡散層とからなっている。
いて、不純物拡散層は、電界集中が大きい不純物拡散層
と電界集中が小さい不純物拡散層とからなっている。
この半導体不揮発性ＭＯ３Ｏ３子メモリャリアＭ積手段
に書き込まれたデータを読み出す時は、不純物拡散層の
うち電界集中の小さい方をドレインとして用いる。
に書き込まれたデータを読み出す時は、不純物拡散層の
うち電界集中の小さい方をドレインとして用いる。
データの読み出しの際、不純物拡散層近傍の電界の集中
が小さい結果、リーク電流の原因となるキャリアの発生
を防止できる。従って、リーク電流、特にデータの書き
込み後のリーク電流を著しく低減することができことか
ら、データ読み出しの誤り及び消費電力の増大を防止す
ることが可能となる。
が小さい結果、リーク電流の原因となるキャリアの発生
を防止できる。従って、リーク電流、特にデータの書き
込み後のリーク電流を著しく低減することができことか
ら、データ読み出しの誤り及び消費電力の増大を防止す
ることが可能となる。
次に本発明の一実施例に係わるＦＡＭＯＳメモリについ
て添付図面を参照して説明する。
て添付図面を参照して説明する。
第１図はこの実施例の断面構造を示した図である。
第１図において、ＦＡＭＯＳメモリは前記第４図で説明
した従来のＦＡＭＯＳメモリと同様にコントロールゲー
ト３及びフローティングケート２の二層ゲート１０構造
となっており、この二層ゲ−１−１０により書き込みま
たは消去時に発生ずる正または負のキャリアを蓄積する
キャリア電荷蓄積手段が形成されている。
した従来のＦＡＭＯＳメモリと同様にコントロールゲー
ト３及びフローティングケート２の二層ゲート１０構造
となっており、この二層ゲ−１−１０により書き込みま
たは消去時に発生ずる正または負のキャリアを蓄積する
キャリア電荷蓄積手段が形成されている。
本実施例では、二つある不純物拡散層のうちＣ端子側の
不純物拡散層１３がＬＤＤ構造となっている。即ち、Ｃ
端子側の不純物拡散層Ｉ３は、そのデー１〜側がＮ千手
鈍物濃度が低いＮ−層１５とこのＮ−層に連接された。
不純物拡散層１３がＬＤＤ構造となっている。即ち、Ｃ
端子側の不純物拡散層Ｉ３は、そのデー１〜側がＮ千手
鈍物濃度が低いＮ−層１５とこのＮ−層に連接された。
Ｎ千手鈍物濃度が高いＮ°層１６の二層構造となってい
る。
る。
一方、Ｂ端子側の不純物拡散層１４は、不純物が高濃度
に存在する通常のＮ゛層のみからなっている。
に存在する通常のＮ゛層のみからなっている。
フローティングゲート２に負の電荷を蓄積した（書き込
み）後読み出す時、不純物拡散層１３をドレインとして
用い、Ｃ端子に読み出しのための正電圧を印加する。こ
の時、Ｎ−層１５の不純物濃度が低いため、ドレイン近
傍での電界の集中を緩和することができるため、リーク
電流の原因となるキャリアの発生を防止することができ
る。従って、第３図（２）のゲート電圧−ドレイン電流
の特性図に示す如く、リーク電流を大幅に低減すること
ができる（第３図（１）との対比）。
み）後読み出す時、不純物拡散層１３をドレインとして
用い、Ｃ端子に読み出しのための正電圧を印加する。こ
の時、Ｎ−層１５の不純物濃度が低いため、ドレイン近
傍での電界の集中を緩和することができるため、リーク
電流の原因となるキャリアの発生を防止することができ
る。従って、第３図（２）のゲート電圧−ドレイン電流
の特性図に示す如く、リーク電流を大幅に低減すること
ができる（第３図（１）との対比）。
上記第１図記載のＦＡＭＯ３は、フローティングゲート
２に負電荷が蓄積された後（書き込み後）、ゲート電圧
が０■のときリーク電流はＩＱ−１４となって、高濃度
の不純物拡散層をデータ読み出し用のドレインとして用
いた従来例（第３図（１））と比較して、リーク電流を
１／１０’に低減することができる。
２に負電荷が蓄積された後（書き込み後）、ゲート電圧
が０■のときリーク電流はＩＱ−１４となって、高濃度
の不純物拡散層をデータ読み出し用のドレインとして用
いた従来例（第３図（１））と比較して、リーク電流を
１／１０’に低減することができる。
占き込み後、コントロールゲート３に読み出しのための
電圧が印加されていない“０°゛の状態において、前記
第４図に示す従来のＦＡＭＯ３では、ドレインに正の電
圧が印加されるとともにソース領域は接地され、且つ第
３図（１）の如くリーク電流が生じているため、消費電
力が増大する原因となる。
電圧が印加されていない“０°゛の状態において、前記
第４図に示す従来のＦＡＭＯ３では、ドレインに正の電
圧が印加されるとともにソース領域は接地され、且つ第
３図（１）の如くリーク電流が生じているため、消費電
力が増大する原因となる。
これに対し本実施例に係るＦＡＭＯＳメモリは、コント
ロールゲート３が′°０°゛の状態（ゲート電圧がＯＶ
）でのリーク電流は極めて低域されているから、消費電
力の増大が防止できる。そしでて更に、リーク電流の低
減によりソース側（Ｃ端子）の読み出し出力は常に０°
゛となり、データの誤読み出しを防止することができる
。
ロールゲート３が′°０°゛の状態（ゲート電圧がＯＶ
）でのリーク電流は極めて低域されているから、消費電
力の増大が防止できる。そしでて更に、リーク電流の低
減によりソース側（Ｃ端子）の読み出し出力は常に０°
゛となり、データの誤読み出しを防止することができる
。
一方、データの書き込み時はＢＯｍ子側の高濃度の不純
物が拡散されたＮ″層１４をドレインとして用いる。デ
ータの書き込み時は、ドレイン領域とコントロールゲー
ト３との間に＋２５Ｖ程度の電圧を印加し、その時起こ
るなだれ降伏現象により発生したポットエレクトロンを
フローティングゲート２に蓄積する。従って、ポットエ
レクトロンを発生するためには、電界集中の大きい不純
物拡散層１４をドレ・インとして用いる必要がある。
物が拡散されたＮ″層１４をドレインとして用いる。デ
ータの書き込み時は、ドレイン領域とコントロールゲー
ト３との間に＋２５Ｖ程度の電圧を印加し、その時起こ
るなだれ降伏現象により発生したポットエレクトロンを
フローティングゲート２に蓄積する。従って、ポットエ
レクトロンを発生するためには、電界集中の大きい不純
物拡散層１４をドレ・インとして用いる必要がある。
そこで、Ｌ、Ｄ Ｄ構造でない不純物拡散層であるＣ端
子側のＮ゛層１４をドレインとして用いた。また、消去
時は電界集中が高い不純物拡散層１４をソースとして用
いコントロールゲート３に負の電圧を印加する。
子側のＮ゛層１４をドレインとして用いた。また、消去
時は電界集中が高い不純物拡散層１４をソースとして用
いコントロールゲート３に負の電圧を印加する。
ところで、ＬＤＤ構造の不純物拡散層１３を書き込み時
ドレイン領域として用いると、電界集中が小さいことか
らホットエレクトロンの発生量が少ないため、書き込み
時間が長くなり、最悪の場合データの書き込みが不能と
なる。このことは、消去時に不純物拡散層１３をソース
として用いる場合でも同様である。
ドレイン領域として用いると、電界集中が小さいことか
らホットエレクトロンの発生量が少ないため、書き込み
時間が長くなり、最悪の場合データの書き込みが不能と
なる。このことは、消去時に不純物拡散層１３をソース
として用いる場合でも同様である。
そこで、書き込み（消去）の場合は、Ｂ端子側の不純物
拡散層１４をドレイン（ソース）として用い、読み出し
時は電界集中の小さい不純物拡散層１３をドレインとし
て用いることにより、書き込み、消去及び読み出しの性
能を低下させることなく、読み誤り及び消費電力の増大
を防止することができる。
拡散層１４をドレイン（ソース）として用い、読み出し
時は電界集中の小さい不純物拡散層１３をドレインとし
て用いることにより、書き込み、消去及び読み出しの性
能を低下させることなく、読み誤り及び消費電力の増大
を防止することができる。
ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
（アイイーチーエム テクニカル ダインニス） ｐ７
１８〜７２Ｌ １９８７）によると、不純物拡散層の電
界集中を次の（］）弐で示す値以下とし、読み出し時に
この不純物拡散層をドレインとして用いるごとによりリ
ーク電流を大幅に低減することができる。
（アイイーチーエム テクニカル ダインニス） ｐ７
１８〜７２Ｌ １９８７）によると、不純物拡散層の電
界集中を次の（］）弐で示す値以下とし、読み出し時に
この不純物拡散層をドレインとして用いるごとによりリ
ーク電流を大幅に低減することができる。
１、２ ＋ＴｏｘＸ １．９ Ｍ Ｖ ／ ｃ ｒｒ
ｌ−−−（１）（（１）式において、ＴｏＸはゲート酸
化膜厚さを示し、ｃｍはゲート長さを示す。） 書き込みと消去時、読み出し時とで１・゛レインとソー
スを交互に変換するためには、例えば、Ｃ端子側に接続
された電源電圧（Ｖ、Ｄ）を書き込み時に逆バイアスに
するか、又は図示しないスイッチング回路により書き込
み時にＢ端子に正電圧が印加されるようにすることが可
能である。
ｌ−−−（１）（（１）式において、ＴｏＸはゲート酸
化膜厚さを示し、ｃｍはゲート長さを示す。） 書き込みと消去時、読み出し時とで１・゛レインとソー
スを交互に変換するためには、例えば、Ｃ端子側に接続
された電源電圧（Ｖ、Ｄ）を書き込み時に逆バイアスに
するか、又は図示しないスイッチング回路により書き込
み時にＢ端子に正電圧が印加されるようにすることが可
能である。
次に、第１図に示したＦＡＭＯＳメモリの製造方法につ
いて説明する。
いて説明する。
第２図は、その製造工程によって作成される過程のＦＡ
ＭＯＳメモリの断面構成図である。
ＭＯＳメモリの断面構成図である。
第２図（１）の工程において、Ｐ型Ｓｉ基板１表面には
、素子分離のための厚いフィールド絶縁膜２０（約２５
００人）と薄いゲート絶縁膜２１ （約４００人）がい
ずれも二酸化シリコンで形成されている。
、素子分離のための厚いフィールド絶縁膜２０（約２５
００人）と薄いゲート絶縁膜２１ （約４００人）がい
ずれも二酸化シリコンで形成されている。
また絶縁膜中には、フローティングゲート２と、このフ
ローティングゲートとゲート絶縁膜を介して存在するコ
ン１〜ロールゲートが４００人の厚さで形成されている
。
ローティングゲートとゲート絶縁膜を介して存在するコ
ン１〜ロールゲートが４００人の厚さで形成されている
。
次いで、（２）の工程に移行し、図面上右上方向から４
５度の角度を持って、Ｎ−層を形成するだめの不純物、
例えばＰをＩ Ｘ １０Ｉ３ｃｒｎ−２（７０ｋｅｖ）
で斜めイオン注入する。
５度の角度を持って、Ｎ−層を形成するだめの不純物、
例えばＰをＩ Ｘ １０Ｉ３ｃｒｎ−２（７０ｋｅｖ）
で斜めイオン注入する。
この結果、フィールド絶縁ＴＩｇ！２０及びゲート領域
以外の薄い絶縁膜部分にイオン注入され、Ｎ５１５が形
成される。この時、斜めイオン注入されていることから
、ゲート右のＮ−′層は、ゲート下まで不純物が拡散し
、ゲート左のＮ−層はゲートと＾１１れて不純物が拡散
する。
以外の薄い絶縁膜部分にイオン注入され、Ｎ５１５が形
成される。この時、斜めイオン注入されていることから
、ゲート右のＮ−′層は、ゲート下まで不純物が拡散し
、ゲート左のＮ−層はゲートと＾１１れて不純物が拡散
する。
（３）の工程に移行し、（２）とは逆の方向、つまり、
図面上右下に向かってＮ゛層を形成するための不純物、
例えばヒ素を高濃度且つ高エネルギ（５×Ｉ Ｑ ”ｃ
ｍ−２（１００ｋ ｅ ｖ））で斜めイオンン主人す
る。この結果Ｎ−層より深＜Ｎ’層を形成することがで
きる。この時、ヒ素は（２）のＰのイオン注入とは反対
方向から４５度の角度を持って斜めイオン注入されてい
ることから、ゲート右のＮ″層１３はゲートから離れて
形成され、ゲー１へ左のＮ゛層１４はゲート下まで形成
される。この結果、ゲート左の不純物拡散層は全てＮ′
層となるのに対して、ゲート右の不純物拡散層は、不純
物の拡散濃度が低い領域１５を有するＬＤＤ構造となる
。
図面上右下に向かってＮ゛層を形成するための不純物、
例えばヒ素を高濃度且つ高エネルギ（５×Ｉ Ｑ ”ｃ
ｍ−２（１００ｋ ｅ ｖ））で斜めイオンン主人す
る。この結果Ｎ−層より深＜Ｎ’層を形成することがで
きる。この時、ヒ素は（２）のＰのイオン注入とは反対
方向から４５度の角度を持って斜めイオン注入されてい
ることから、ゲート右のＮ″層１３はゲートから離れて
形成され、ゲー１へ左のＮ゛層１４はゲート下まで形成
される。この結果、ゲート左の不純物拡散層は全てＮ′
層となるのに対して、ゲート右の不純物拡散層は、不純
物の拡散濃度が低い領域１５を有するＬＤＤ構造となる
。
次いで、コンタクト開孔処理及び配線を行って、第１図
に示すように電界集中が小さい不純物拡１ｉＩｉ層と電
界集中が大きい不純物拡散層とを有するＦＡＭＯＳメモ
リを製造することができる。
に示すように電界集中が小さい不純物拡１ｉＩｉ層と電
界集中が大きい不純物拡散層とを有するＦＡＭＯＳメモ
リを製造することができる。
以上説明した実施例では、フローティングゲートとコン
トロールゲートの二層ゲート構造のＦＡＭＯＳメモリに
ついて説明したが、これに限定されることなく他の半導
体不揮発性ＭＯ３型メモリに本発明を適用することがで
きる。このような他のメモリとして例えば、コントロー
ルゲートしないＦＡＭＯＳメモリ、トラップ単位蓄積形
のＭ Ｎ Ｏ Ｓメモリ及びＭＡＯＳメモリ、フローテ
ィングゲートトンネル注入形メモリであるＦＴＭＩＳメ
モリ等がある。
トロールゲートの二層ゲート構造のＦＡＭＯＳメモリに
ついて説明したが、これに限定されることなく他の半導
体不揮発性ＭＯ３型メモリに本発明を適用することがで
きる。このような他のメモリとして例えば、コントロー
ルゲートしないＦＡＭＯＳメモリ、トラップ単位蓄積形
のＭ Ｎ Ｏ Ｓメモリ及びＭＡＯＳメモリ、フローテ
ィングゲートトンネル注入形メモリであるＦＴＭＩＳメ
モリ等がある。
また、本実施例では不純物拡散層の電界集中を小さくす
る手段として、ＬＤＤ構造を採用したが、Ｎ−不純物の
注入深度を大きくしたＤＤＤ構造を（工用することもで
きる。
る手段として、ＬＤＤ構造を採用したが、Ｎ−不純物の
注入深度を大きくしたＤＤＤ構造を（工用することもで
きる。
また、上記実施例で説明した数値はいずれも一例であり
、これに限定されることなく他の数値を選択することも
できる。
、これに限定されることなく他の数値を選択することも
できる。
さらに、上記実施例ではＮチャネルＭＯＳ形メモリにつ
いて説明したが、ＰチャネルＭＯＳ形メモリについて本
発明を適用することもできる。
いて説明したが、ＰチャネルＭＯＳ形メモリについて本
発明を適用することもできる。
〔発明の効果〕
以上説明したように、本発明によれば、不純物拡散層は
電界集中が小さいものと大きいものとから構成され、読
み込み時は電界集中の小さい不純物拡散層をドレインと
して用いるため、読み出しの誤り及び消費電力の増大を
防止することができる。
電界集中が小さいものと大きいものとから構成され、読
み込み時は電界集中の小さい不純物拡散層をドレインと
して用いるため、読み出しの誤り及び消費電力の増大を
防止することができる。
第１図は本発明の一実施例に係わるＦＡＭＯＳメモリの
断面構成図であり、第２図はこのＦＡＭＯＳメモリの製
造工程を示す断面構成図であり、第３図はドレイン電流
−ゲート電圧との特性図であり、（１）は従来のＦＡＭ
ＯＳメモリの特性を示し、（２）は第１図の本発明の一
実施例に係わるＦＡＭＯＳメモリの特性を示し、第４図
は従来のＦＡＭＯＳメモリの断面構成図である。 図中、１はＰ型Ｓｉ基板、２はフローティングゲ−１・
、３はコントロールゲート、１３〜１６はＮ彫工鈍物拡
散層を示す。 第 因 〆 Ｐ型５１４４反 引”１乙 １］テ込＾４丁支 ／ ケー′−震・ヱ（Ｖ） ゲート電圧（）
断面構成図であり、第２図はこのＦＡＭＯＳメモリの製
造工程を示す断面構成図であり、第３図はドレイン電流
−ゲート電圧との特性図であり、（１）は従来のＦＡＭ
ＯＳメモリの特性を示し、（２）は第１図の本発明の一
実施例に係わるＦＡＭＯＳメモリの特性を示し、第４図
は従来のＦＡＭＯＳメモリの断面構成図である。 図中、１はＰ型Ｓｉ基板、２はフローティングゲ−１・
、３はコントロールゲート、１３〜１６はＮ彫工鈍物拡
散層を示す。 第 因 〆 Ｐ型５１４４反 引”１乙 １］テ込＾４丁支 ／ ケー′−震・ヱ（Ｖ） ゲート電圧（）
Claims (1)
- （１）発生したキャリア電荷を蓄積することによりデー
タを書き込み可能なキャリア蓄積手段と、ドレインとソ
ースをそれぞれ形成する不純物拡散層と、を備え、前記
キャリア蓄積手段におけるキャリアの蓄積の有無により
変化する前記ソース・ドレイン間の導通又は非導通によ
り書き込まれたデータの読み出しを行う半導体不揮発性
ＭＯＳ形メモリにおいて、前記不純物拡散層は、電界集
中が大きい不純物拡散層と、読み出し時にドレインとし
て用いられる、電界集中が小さい不純物拡散層、とから
なることを特徴とする半導体不揮発性ＭＯＳ形メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030748A JPH02209773A (ja) | 1989-02-09 | 1989-02-09 | 半導体不揮発性ｍｏｓ形メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030748A JPH02209773A (ja) | 1989-02-09 | 1989-02-09 | 半導体不揮発性ｍｏｓ形メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209773A true JPH02209773A (ja) | 1990-08-21 |
Family
ID=12312304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030748A Pending JPH02209773A (ja) | 1989-02-09 | 1989-02-09 | 半導体不揮発性ｍｏｓ形メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330457A (ja) * | 1995-06-02 | 1996-12-13 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセルの接合部の形成方法 |
| EP1548831A4 (en) * | 2002-08-30 | 2008-05-21 | Fujitsu Ltd | SEMICONDUCTOR MEMBER COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
-
1989
- 1989-02-09 JP JP1030748A patent/JPH02209773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330457A (ja) * | 1995-06-02 | 1996-12-13 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセルの接合部の形成方法 |
| EP1548831A4 (en) * | 2002-08-30 | 2008-05-21 | Fujitsu Ltd | SEMICONDUCTOR MEMBER COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
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