JPH0221011B2 - - Google Patents
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- Publication number
- JPH0221011B2 JPH0221011B2 JP56110206A JP11020681A JPH0221011B2 JP H0221011 B2 JPH0221011 B2 JP H0221011B2 JP 56110206 A JP56110206 A JP 56110206A JP 11020681 A JP11020681 A JP 11020681A JP H0221011 B2 JPH0221011 B2 JP H0221011B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- key
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
- Liquid Crystal Display Device Control (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
この発明はたとえば電子式卓上計算機における
キー入力装置に関する。
キー入力装置に関する。
最近の電子式卓上計算機（以下電卓と称する）
は小形化、薄形化が進む一方、機能的に電訳機や
関数電卓に代表される様に高性能化が要求され
る。この様に、LSI（大規模集積回路）の仕様お
よび規模が複雑化するのに伴い、キーマトリクス
も大規模のものが必要となり、しいてはピン数の
増大、配線の複雑化の原因となる。そこで、従来
は、この問題を解決するために、ダブルあるいは
トリプルフアンクシヨンの様に同一のキーを多目
的に使用したもの、またはセグメント信号にキー
信号を重畳させてタイムシエアで多目的に使用し
たものがある。しかして、前者のような方法で
は、キー操作が複雑になるなどの問題があり、後
者のような方法ではキー入力レベルマージン的に
問題がある。また、両者の方法では、キー増設が
ハード的な制約を受け容易に出来ないのが現状で
ある。
は小形化、薄形化が進む一方、機能的に電訳機や
関数電卓に代表される様に高性能化が要求され
る。この様に、LSI（大規模集積回路）の仕様お
よび規模が複雑化するのに伴い、キーマトリクス
も大規模のものが必要となり、しいてはピン数の
増大、配線の複雑化の原因となる。そこで、従来
は、この問題を解決するために、ダブルあるいは
トリプルフアンクシヨンの様に同一のキーを多目
的に使用したもの、またはセグメント信号にキー
信号を重畳させてタイムシエアで多目的に使用し
たものがある。しかして、前者のような方法で
は、キー操作が複雑になるなどの問題があり、後
者のような方法ではキー入力レベルマージン的に
問題がある。また、両者の方法では、キー増設が
ハード的な制約を受け容易に出来ないのが現状で
ある。
この発明は上記事情に鑑みてなされたもので、
その目的とするところは、キー操作が容易で、か
つキー入力レベルマージンを大きくでき、しかも
キーの増設が容易にできるキー入力装置を提供す
ることにある。
その目的とするところは、キー操作が容易で、か
つキー入力レベルマージンを大きくでき、しかも
キーの増設が容易にできるキー入力装置を提供す
ることにある。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図において、キーボードマトリクス１はた
とえば８ビツト×４ビツト構成であり、列方向の
信号線１1，…１4からの信号はキー入力部２に供
給される。このキー入力部２はキーボードマトリ
クス１から供給される信号をラツチして出力する
回路である。すなわち、ＰチヤンネルMOSトラ
ンジスタ３1，…３4のドレインにはそれぞれ信号
線１1，…からの信号が供給され、これらのトラ
ンジスタ３1，…のソースには電源VSSAが供給さ
れ、ゲートには電源VDDAが供給される。またク
ロツクドインバータ回路４1，…４4の入力端には
それぞれ信号線１1，…からの信号が供給され、
このインバータ回路４1，…の出力はそれぞれイ
ンバータ回路５1，…５4、およびクロツクドイン
バータ回路６1，…６4で構成されるラツチ回路７
１，…７4の入力端に供給される。このラツチ回路
７1，…の出力はそれぞれクロツクドインバータ
回路８1，…８4の入力端に供給される。このイン
バータ回路８1，…の出力は後述するバスライン
１２に供給される。なお、上記インバータ回路４
１，…には後述するクロツクパルス発生器１４か
らのクロツクパルス（キー読込みラツチパルス）
φAが供給され、インバータ回路６1，…には上記
クロツクパルスφAを反転したパルスAが供給さ
れ、インバータ回路８1，…には、上記クロツク
パルス発生器１４からのクロツクパルス（後述す
るRAM１３の書込みタイミングパルス）φCが供
給されるようになつている。また、上記キー入力
部２の出力つまりラツチ回路７1，…の出力はナ
ンド回路９に供給される。このナンド回路９の出
力がウエイト解除信号となつている。なお、上記
インバータ回路４1，…は通常時プールダウンさ
れている。
とえば８ビツト×４ビツト構成であり、列方向の
信号線１1，…１4からの信号はキー入力部２に供
給される。このキー入力部２はキーボードマトリ
クス１から供給される信号をラツチして出力する
回路である。すなわち、ＰチヤンネルMOSトラ
ンジスタ３1，…３4のドレインにはそれぞれ信号
線１1，…からの信号が供給され、これらのトラ
ンジスタ３1，…のソースには電源VSSAが供給さ
れ、ゲートには電源VDDAが供給される。またク
ロツクドインバータ回路４1，…４4の入力端には
それぞれ信号線１1，…からの信号が供給され、
このインバータ回路４1，…の出力はそれぞれイ
ンバータ回路５1，…５4、およびクロツクドイン
バータ回路６1，…６4で構成されるラツチ回路７
１，…７4の入力端に供給される。このラツチ回路
７1，…の出力はそれぞれクロツクドインバータ
回路８1，…８4の入力端に供給される。このイン
バータ回路８1，…の出力は後述するバスライン
１２に供給される。なお、上記インバータ回路４
１，…には後述するクロツクパルス発生器１４か
らのクロツクパルス（キー読込みラツチパルス）
φAが供給され、インバータ回路６1，…には上記
クロツクパルスφAを反転したパルスAが供給さ
れ、インバータ回路８1，…には、上記クロツク
パルス発生器１４からのクロツクパルス（後述す
るRAM１３の書込みタイミングパルス）φCが供
給されるようになつている。また、上記キー入力
部２の出力つまりラツチ回路７1，…の出力はナ
ンド回路９に供給される。このナンド回路９の出
力がウエイト解除信号となつている。なお、上記
インバータ回路４1，…は通常時プールダウンさ
れている。
一方、ROM（リード・オンリ・メモリ）１０
は種々の処理プログラムが記憶され、上記ナンド
回路９から供給されるウエイト解除信号、および
CPU（セントラル・プロセツシング・ユニツト）
１１からの制御信号などに応じてプログラムを出
力するものである。上記ROM１０のプログラム
は４ビツトのバスライン１２を介してCPU１１
に供給される。このCPU１１はROM１０からの
プログラムに応じてRAM（ランダム・アクセ
ス・メモリ）１３を制御せしめたり、あるいはイ
ニシヤル時インストラクシヨン命令信号φK1，φK2
を出力するものである。上記RAM１３はバスラ
イン１２を介して供給される前記インバータ回路
８1，…からの出力を記憶するものであり、イン
ストラクシヨン命令信号φK1，φK2の識別用カウン
タ、バスライン選択用カウンタ、キー入力データ
用メモリ、表示データ用メモリ、および２重押し
検出用カウンタなどによつて構成されている。上
記ROM１０、CPU１１およびRAM１３にはク
ロツクパルス発生器１４から種々のクロツクパル
スが供給されている。このクロツクパルス発生器
１４は、前記ナンド回路９から供給されるウエイ
ト解除信号に応じて種々のクロツクパルスを発生
するとともに電源分割回路１４1により種々の電
圧を出力するものである。
は種々の処理プログラムが記憶され、上記ナンド
回路９から供給されるウエイト解除信号、および
CPU（セントラル・プロセツシング・ユニツト）
１１からの制御信号などに応じてプログラムを出
力するものである。上記ROM１０のプログラム
は４ビツトのバスライン１２を介してCPU１１
に供給される。このCPU１１はROM１０からの
プログラムに応じてRAM（ランダム・アクセ
ス・メモリ）１３を制御せしめたり、あるいはイ
ニシヤル時インストラクシヨン命令信号φK1，φK2
を出力するものである。上記RAM１３はバスラ
イン１２を介して供給される前記インバータ回路
８1，…からの出力を記憶するものであり、イン
ストラクシヨン命令信号φK1，φK2の識別用カウン
タ、バスライン選択用カウンタ、キー入力データ
用メモリ、表示データ用メモリ、および２重押し
検出用カウンタなどによつて構成されている。上
記ROM１０、CPU１１およびRAM１３にはク
ロツクパルス発生器１４から種々のクロツクパル
スが供給されている。このクロツクパルス発生器
１４は、前記ナンド回路９から供給されるウエイ
ト解除信号に応じて種々のクロツクパルスを発生
するとともに電源分割回路１４1により種々の電
圧を出力するものである。
上記電源分割回路１４1は、第２図に示すよう
に構成されている。すなわち、Ｎチヤンネル
MOSトランジスタ１５のドレインは、出力端Ａ
を介して後述するレベル変換回路３５のコモン出
力端子に接続され、ソースはＮチヤンネルMOS
トランジスタ１６のドレインが接続され、このト
ランジスタ１６のソースには電源VDDAが接続さ
れる。上記出力端ＡにはＰチヤンネルMOSトラ
ンジスタ１７のドレインが接続され、このトラン
ジスタ１７のソースにはＰチヤンネルMOSトラ
ンジスタ１８のドレインが接続され、このトラン
ジスタ１８のソースは接地されている。また、上
記出力端ＡにはＰチヤンネルMOSトランジスタ
１９のドレインとＮチヤンネルMOSトランジス
タ２０のソースが接続され、そのトランジスタ１
９のソースにはトランジスタ２０のドレインが接
続されている。なお、上記トランジスタ１６，１
８のゲートには、「＋D・ω2」状態が満
足したとき、ゲート信号が供給される。トランジ
スタ１７，２０のゲートには「＋φD＋d1」
状態が満足したときゲート信号が供給され、トラ
ンジスタ１５，１９のゲートにはそのゲート信号
をインバータ回路２１で反転した信号が供給され
るようになつている。
に構成されている。すなわち、Ｎチヤンネル
MOSトランジスタ１５のドレインは、出力端Ａ
を介して後述するレベル変換回路３５のコモン出
力端子に接続され、ソースはＮチヤンネルMOS
トランジスタ１６のドレインが接続され、このト
ランジスタ１６のソースには電源VDDAが接続さ
れる。上記出力端ＡにはＰチヤンネルMOSトラ
ンジスタ１７のドレインが接続され、このトラン
ジスタ１７のソースにはＰチヤンネルMOSトラ
ンジスタ１８のドレインが接続され、このトラン
ジスタ１８のソースは接地されている。また、上
記出力端ＡにはＰチヤンネルMOSトランジスタ
１９のドレインとＮチヤンネルMOSトランジス
タ２０のソースが接続され、そのトランジスタ１
９のソースにはトランジスタ２０のドレインが接
続されている。なお、上記トランジスタ１６，１
８のゲートには、「＋D・ω2」状態が満
足したとき、ゲート信号が供給される。トランジ
スタ１７，２０のゲートには「＋φD＋d1」
状態が満足したときゲート信号が供給され、トラ
ンジスタ１５，１９のゲートにはそのゲート信号
をインバータ回路２１で反転した信号が供給され
るようになつている。
上記トランジスタ１９のソースとトランジスタ
２０のドレインとの接続点２２には抵抗２３を介
してＮチヤンネルMOSトランジスタ２４のドレ
インが接続され、このトランジスタ２４のソース
にはＮチヤンネルMOSトランジスタ２５のドレ
インが接続される。このトランジスタ２５のソー
スには電源VDDAが接続され、ソース―ドレイン
間には低抗２６が設けられている。上記トランジ
スタ２４のソースとトランジスタ２５のドレイン
との接続点が出力端Ｂとなつている。また、上記
接続点２２には抵抗２７を介してＰチヤンネル
MOSトランジスタ２８が接続され、このトラン
ジスタ２８のソースは接地されている。上記トラ
ンジスタ２８のドレイン―ソース間には抵抗２９
が設けられている。上記抵抗２７とトランジスタ
２８のドレインとの接続点が出力端Ｃとなつてい
る。なお、上記トランジスタ２４のゲートには
「＋φD」状態が満足したとき、ゲート信号
が供給され、トランジスタ２８のゲートには
「・D＋2」状態が満足したときゲート信
号が供給され、トランジスタ２５のゲートには
「・D＋ω2」状態が漫足したときゲート信
号が供給されるようになつている。ウエイト状態
時、出力端ＡからVDDA，1/3VDDA，2/3VDDAある
はVSSAが出力され、出力端ＢからVDDAあるいは2/
３VDDAが出力され、出力端ＣからVSSAあるいは1/3
VDDAが出力される。また、ウエイト解除時出力
端ＢからVDDAが出力され、出力端Ａ，ＣからVSSA
が出力されるようになつている。
２０のドレインとの接続点２２には抵抗２３を介
してＮチヤンネルMOSトランジスタ２４のドレ
インが接続され、このトランジスタ２４のソース
にはＮチヤンネルMOSトランジスタ２５のドレ
インが接続される。このトランジスタ２５のソー
スには電源VDDAが接続され、ソース―ドレイン
間には低抗２６が設けられている。上記トランジ
スタ２４のソースとトランジスタ２５のドレイン
との接続点が出力端Ｂとなつている。また、上記
接続点２２には抵抗２７を介してＰチヤンネル
MOSトランジスタ２８が接続され、このトラン
ジスタ２８のソースは接地されている。上記トラ
ンジスタ２８のドレイン―ソース間には抵抗２９
が設けられている。上記抵抗２７とトランジスタ
２８のドレインとの接続点が出力端Ｃとなつてい
る。なお、上記トランジスタ２４のゲートには
「＋φD」状態が満足したとき、ゲート信号
が供給され、トランジスタ２８のゲートには
「・D＋2」状態が満足したときゲート信
号が供給され、トランジスタ２５のゲートには
「・D＋ω2」状態が漫足したときゲート信
号が供給されるようになつている。ウエイト状態
時、出力端ＡからVDDA，1/3VDDA，2/3VDDAある
はVSSAが出力され、出力端ＢからVDDAあるいは2/
３VDDAが出力され、出力端ＣからVSSAあるいは1/3
VDDAが出力される。また、ウエイト解除時出力
端ＢからVDDAが出力され、出力端Ａ，ＣからVSSA
が出力されるようになつている。
前記RAM１３からの表示データ、CPU１１か
らのインストラクシヨン命令φK1，φK2およびバス
ライン１２からのビツト選択信号が選択回路３０
に供給される。この選択回路３０は供給される表
示データを反転して出力したり、あるいは供給さ
れるインストラクシヨン命令φK1，φK2とビツト選
択信号とに応じてキー選択信号を出力する回路で
ある。すなわち、RAM１３からの表示データは
クロツクドインバータ回路３１1，…３１10の入
力端に供給され、バスライン１２からの「ビツト
１」選択信号はクロツクドナンド回路３２1，３
２5の一方の入力端に供給され、「ビツト２」選択
信号はクロツクドナンド回路３２2，３２6の一方
の入力端に供給され、「ビツト４」選択信号はク
ロツクドナンド回路３２3，３２7の一方の入力端
に供給され、「ビツト８」選択信号はクロツクド
ナンド回路３２4，３２8の一方の入力端に供給さ
れる。上記ナンド回路３２5，…３２8の他方の入
力端にはCPU１１からのインストラクシヨン命
令φK2が供給されている。上記インバータ回路３
１1，…の出力とナンド回路３２1，…の出力はそ
れぞれ共通に出力され、それらはクロツクドワイ
ヤードオア回路３３1，…となつている。また、
ＰチヤンネルMOSトランジスタ３４1，３４2が
設けられ、これらは「＋φD」状態のとき
前記インバータ回路３１9，３１10の出力をVSSA
にプルダウンするようになつている。なお、上記
インバータ回路３１1，…は「WAIT・D」状態
のときオンし、ナンド回路３２1，…は「
＋φD」状態のときオンするようになつている。
らのインストラクシヨン命令φK1，φK2およびバス
ライン１２からのビツト選択信号が選択回路３０
に供給される。この選択回路３０は供給される表
示データを反転して出力したり、あるいは供給さ
れるインストラクシヨン命令φK1，φK2とビツト選
択信号とに応じてキー選択信号を出力する回路で
ある。すなわち、RAM１３からの表示データは
クロツクドインバータ回路３１1，…３１10の入
力端に供給され、バスライン１２からの「ビツト
１」選択信号はクロツクドナンド回路３２1，３
２5の一方の入力端に供給され、「ビツト２」選択
信号はクロツクドナンド回路３２2，３２6の一方
の入力端に供給され、「ビツト４」選択信号はク
ロツクドナンド回路３２3，３２7の一方の入力端
に供給され、「ビツト８」選択信号はクロツクド
ナンド回路３２4，３２8の一方の入力端に供給さ
れる。上記ナンド回路３２5，…３２8の他方の入
力端にはCPU１１からのインストラクシヨン命
令φK2が供給されている。上記インバータ回路３
１1，…の出力とナンド回路３２1，…の出力はそ
れぞれ共通に出力され、それらはクロツクドワイ
ヤードオア回路３３1，…となつている。また、
ＰチヤンネルMOSトランジスタ３４1，３４2が
設けられ、これらは「＋φD」状態のとき
前記インバータ回路３１9，３１10の出力をVSSA
にプルダウンするようになつている。なお、上記
インバータ回路３１1，…は「WAIT・D」状態
のときオンし、ナンド回路３２1，…は「
＋φD」状態のときオンするようになつている。
上記選択回路３０の出力つまりクロツクドワイ
ヤードオア回路３３1，…からの出力およびイン
バータ回路３１9，３１10からの出力はレベル変
換回路３５の入力端にそれぞれ供給され、このレ
ベル変換回路３５にはクロツクパルス発生器１４
の電源分割回路１４1からの電圧が供給される。
上記レベル変換回路３５は選択回路３０から供給
される信号をクロツクパルス発生器１４から供給
される電圧に応じてレベル変換する回路であり、
各入力端子ごとにたとえば次のような構成となつ
ている。すなわち、第３図に示すように、前記選
択回路３０からの信号はＮチヤンネルMOSトラ
ンジスタ３６のゲートに供給され、このトランジ
スタ３６のソースには前記電源分割回路１４1の
出力端Ｂからの出力が供給されれる。上記トラン
ジスタ３６のドレインからの出力はＰチヤンネル
MOSトランジスタ３７のドレインに供給される
とともに、ＮチヤンネルMOSトランジスタ３８
のソースに供給される。上記トランジスタ３７の
ゲートには前記選択回路３０からの信号が供給さ
れ、トランジスタ３８のゲートには選択回路３０
からの信号がインバータ回路３９を介して供給さ
れる。上記トランジスタ３７のソースおよびトラ
ンジスタ３８のドレインには前記電源分割回路１
４1の出力端Ｃからの出力が供給される。上記ト
ランジスタ３６，３７のドレインおよびトランジ
スタ３８のソースの接続点４０からの出力が各出
力端子の出力となる。上記レベル変換回路３５の
セグメント端子３５ａ，３５ｂ，…の出力および
セグメント／キー出力端子３５1，３５2，…の出
力はそれぞれ図示しない表示用のセグメントに供
給される。また、上記セグメント／キー出力端子
３５1，３５2，…の各出力はそれぞれ前記キーボ
ードマトリクス１の行ごとに供給される。
ヤードオア回路３３1，…からの出力およびイン
バータ回路３１9，３１10からの出力はレベル変
換回路３５の入力端にそれぞれ供給され、このレ
ベル変換回路３５にはクロツクパルス発生器１４
の電源分割回路１４1からの電圧が供給される。
上記レベル変換回路３５は選択回路３０から供給
される信号をクロツクパルス発生器１４から供給
される電圧に応じてレベル変換する回路であり、
各入力端子ごとにたとえば次のような構成となつ
ている。すなわち、第３図に示すように、前記選
択回路３０からの信号はＮチヤンネルMOSトラ
ンジスタ３６のゲートに供給され、このトランジ
スタ３６のソースには前記電源分割回路１４1の
出力端Ｂからの出力が供給されれる。上記トラン
ジスタ３６のドレインからの出力はＰチヤンネル
MOSトランジスタ３７のドレインに供給される
とともに、ＮチヤンネルMOSトランジスタ３８
のソースに供給される。上記トランジスタ３７の
ゲートには前記選択回路３０からの信号が供給さ
れ、トランジスタ３８のゲートには選択回路３０
からの信号がインバータ回路３９を介して供給さ
れる。上記トランジスタ３７のソースおよびトラ
ンジスタ３８のドレインには前記電源分割回路１
４1の出力端Ｃからの出力が供給される。上記ト
ランジスタ３６，３７のドレインおよびトランジ
スタ３８のソースの接続点４０からの出力が各出
力端子の出力となる。上記レベル変換回路３５の
セグメント端子３５ａ，３５ｂ，…の出力および
セグメント／キー出力端子３５1，３５2，…の出
力はそれぞれ図示しない表示用のセグメントに供
給される。また、上記セグメント／キー出力端子
３５1，３５2，…の各出力はそれぞれ前記キーボ
ードマトリクス１の行ごとに供給される。
次に、このような構成において動作を説明す
る。この発明の状態としてキー入力待ち状態
（WAIT）と、キー選択状態（）との２通
りがあり、まずキー入力待ち状態について説明す
る。たとえば今、図示しない電源が投入されたと
すると、クロツクパルス発生器１４は種々のクロ
ツクパルスを発生するとともに、電源分割回路１
４1の出力端Ｂから2/3VDDA、出力端Ｃから1/3
VDDA，VSSAとクロツクパルスω2に同期して変化
する電圧を出力し、出力端Ａから1/3にプリバイ
アスした電圧を出力する。すなわち、クロツクパ
ルスω2、クロツクパルスd1およびウエイト信号
WAITが「１」状態で、クロツクパルスφDが
「０」状態のとき、トランジスタ１５，１７，１
８，２４，２５がオンで、トランジスタ１６，１
９，２０，２８がオフである。これにより、出力
端Ｂからは「VDDA」がそのまま出力され、出力
端Ｃからは「1/3VDDA」が出力され、出力端Ａか
らは「VSSA」が出力される。そして、クロツクパ
ルスφDが「１」状態となると、トランジスタ１
６，２８がオンとなり、トランジスタ１８，２４
がオフとなる。これにより、出力端Ａ，Ｂからは
「VDDA」が出力され、出力端Ｃからは「VSSA」が
出力される。次に、d1が「０」クロツクパルスφD
が再び「０」状態になると、トランジスタ１５，
１６，１７，２８がオフとなり、トランジスタ１
８，１９，２０，２４，２５がオンとなる。これ
により、出力端Ｂからは「VDDA」が出力され、
出力端Ｃからは「1/3VDDA」が出力され、出力端
Ａからは「2/3VDDA」が出力される。そして、ク
ロツクパルスφDが「１」状態となると、トラン
ジスタ１８，１９，２０，２４がオフとなり、ト
ランジスタ１５，１６，１７，２８がオンとな
る。これにより、出力端Ａ，Ｂから「VDDA」が
出力され、出力端Ｃから「VSSA」が出力される。
さらに次に、クロツクパルスd1が再び「１」状態
になるとともに、クロツクパルスφD，ω2が「０」
状態となると、トランジスタ２５がオフし、トラ
ンジスタ２８がオンする。これにより、出力端Ｂ
から「2/3VDDA」が出力され、出力端Ｃから
「VSSA」が出力され、出力端Ａから「VDDA」が出
力される。そして、クロツクパルスφDが「１」
状態となると、トランジスタ２４がオフし、トラ
ンジスタ２５がオンする。これにより、出力端
Ａ，Ｂから「VDDA」が出力され、出力端Ｃから
「VSSA」が出力される。
る。この発明の状態としてキー入力待ち状態
（WAIT）と、キー選択状態（）との２通
りがあり、まずキー入力待ち状態について説明す
る。たとえば今、図示しない電源が投入されたと
すると、クロツクパルス発生器１４は種々のクロ
ツクパルスを発生するとともに、電源分割回路１
４1の出力端Ｂから2/3VDDA、出力端Ｃから1/3
VDDA，VSSAとクロツクパルスω2に同期して変化
する電圧を出力し、出力端Ａから1/3にプリバイ
アスした電圧を出力する。すなわち、クロツクパ
ルスω2、クロツクパルスd1およびウエイト信号
WAITが「１」状態で、クロツクパルスφDが
「０」状態のとき、トランジスタ１５，１７，１
８，２４，２５がオンで、トランジスタ１６，１
９，２０，２８がオフである。これにより、出力
端Ｂからは「VDDA」がそのまま出力され、出力
端Ｃからは「1/3VDDA」が出力され、出力端Ａか
らは「VSSA」が出力される。そして、クロツクパ
ルスφDが「１」状態となると、トランジスタ１
６，２８がオンとなり、トランジスタ１８，２４
がオフとなる。これにより、出力端Ａ，Ｂからは
「VDDA」が出力され、出力端Ｃからは「VSSA」が
出力される。次に、d1が「０」クロツクパルスφD
が再び「０」状態になると、トランジスタ１５，
１６，１７，２８がオフとなり、トランジスタ１
８，１９，２０，２４，２５がオンとなる。これ
により、出力端Ｂからは「VDDA」が出力され、
出力端Ｃからは「1/3VDDA」が出力され、出力端
Ａからは「2/3VDDA」が出力される。そして、ク
ロツクパルスφDが「１」状態となると、トラン
ジスタ１８，１９，２０，２４がオフとなり、ト
ランジスタ１５，１６，１７，２８がオンとな
る。これにより、出力端Ａ，Ｂから「VDDA」が
出力され、出力端Ｃから「VSSA」が出力される。
さらに次に、クロツクパルスd1が再び「１」状態
になるとともに、クロツクパルスφD，ω2が「０」
状態となると、トランジスタ２５がオフし、トラ
ンジスタ２８がオンする。これにより、出力端Ｂ
から「2/3VDDA」が出力され、出力端Ｃから
「VSSA」が出力され、出力端Ａから「VDDA」が出
力される。そして、クロツクパルスφDが「１」
状態となると、トランジスタ２４がオフし、トラ
ンジスタ２５がオンする。これにより、出力端
Ａ，Ｂから「VDDA」が出力され、出力端Ｃから
「VSSA」が出力される。
これにより、キー待ち状態では、「WAIT・
φD」状態のときがキー入力検出期間であり、こ
のとき、セグメント／キー端子３５2，…および
コモン出力端子はVDDAレベルとなり、その他の
期間は1/3プリバイアスされたレベルとなる。ま
た、キー待ち状態では、キー入力部２の入力端は
常時トランジスタ３1，…がオンしてプールダウ
ンされている。
φD」状態のときがキー入力検出期間であり、こ
のとき、セグメント／キー端子３５2，…および
コモン出力端子はVDDAレベルとなり、その他の
期間は1/3プリバイアスされたレベルとなる。ま
た、キー待ち状態では、キー入力部２の入力端は
常時トランジスタ３1，…がオンしてプールダウ
ンされている。
このような状態において、キー入力選択状態時
に、キーが入力されると、キー入力はクロツクパ
ルスφAが“１”信号のタイミングでラツチ回路
７1，…のいずれかにラツチされる。すると、ナ
ンド回路９が成立し、ウエイト解除信号が出力さ
れる。これにより、電源分割回路１４1の出力端
Ｃの出力が「VSSA」となり、レベル変換回路３５
のセグメント出力端子、コモン出力端子、セグメ
ント／キー出力端子の出力も「VSSA」となる。ま
た、このとき、クロツクパルス発生器１４は、ウ
エイト解除信号にともなうクロツクパルスを発生
し、ROM１０からはウエイト解除信号にともな
う制御プログラムが読出される。すると、RAM
１３内の各カウンタとCPU１１がイニシヤライ
ズされ、CPU１１によりインストラクシヨン命
令φK1識別用カウンタおよびバスライン選択用カ
ウンタがカウントアツプされ、しかもインストラ
クシヨン信号φK1とバスライン１２の第１ビツト
目に“１”信号が出力される。これにより、ナン
ド回路３２1のみが成立し、“０”信号が出力され
る。この結果、レベル変換回路３５のセグメン
ト／キー信号出力端子３５8の出力が「VDDAとな
る。この出力端子３５8のラインで対応するキー
が押されていない場合、キー入力部２の各入力は
VSSAのままで変化しない。そして、RAM１３の
書込みタイミングパルスつまりクロツクパルス
φCでバスライン１２がすべて“０”となり、
RAM１３に“０”が書込まれる。RAM１３へ
の書込みデータが“０”の場合、RAM１３内の
各カウンタおよびデータ内容は格納用メモリに転
送しない。このとき、RAM１３内のバスライン
選択用カウンタをカウントアツプし、しかもイン
ストラクシヨン信号φK1とバスライン１２の第２
ビツト目に“１”信号が出力される。これによ
り、ナンド回路３２2のみが成立し、“０”信号が
出力される。この結果、レベル変換回路３５のセ
グメント／キー信号出力端子３５7の出力が
「VDDA」となる。
に、キーが入力されると、キー入力はクロツクパ
ルスφAが“１”信号のタイミングでラツチ回路
７1，…のいずれかにラツチされる。すると、ナ
ンド回路９が成立し、ウエイト解除信号が出力さ
れる。これにより、電源分割回路１４1の出力端
Ｃの出力が「VSSA」となり、レベル変換回路３５
のセグメント出力端子、コモン出力端子、セグメ
ント／キー出力端子の出力も「VSSA」となる。ま
た、このとき、クロツクパルス発生器１４は、ウ
エイト解除信号にともなうクロツクパルスを発生
し、ROM１０からはウエイト解除信号にともな
う制御プログラムが読出される。すると、RAM
１３内の各カウンタとCPU１１がイニシヤライ
ズされ、CPU１１によりインストラクシヨン命
令φK1識別用カウンタおよびバスライン選択用カ
ウンタがカウントアツプされ、しかもインストラ
クシヨン信号φK1とバスライン１２の第１ビツト
目に“１”信号が出力される。これにより、ナン
ド回路３２1のみが成立し、“０”信号が出力され
る。この結果、レベル変換回路３５のセグメン
ト／キー信号出力端子３５8の出力が「VDDAとな
る。この出力端子３５8のラインで対応するキー
が押されていない場合、キー入力部２の各入力は
VSSAのままで変化しない。そして、RAM１３の
書込みタイミングパルスつまりクロツクパルス
φCでバスライン１２がすべて“０”となり、
RAM１３に“０”が書込まれる。RAM１３へ
の書込みデータが“０”の場合、RAM１３内の
各カウンタおよびデータ内容は格納用メモリに転
送しない。このとき、RAM１３内のバスライン
選択用カウンタをカウントアツプし、しかもイン
ストラクシヨン信号φK1とバスライン１２の第２
ビツト目に“１”信号が出力される。これによ
り、ナンド回路３２2のみが成立し、“０”信号が
出力される。この結果、レベル変換回路３５のセ
グメント／キー信号出力端子３５7の出力が
「VDDA」となる。
以後、上記同様にレベル変換回路３５のセグメ
ント／キー信号出力端子３５6…を順次「VDDA」
とする。
ント／キー信号出力端子３５6…を順次「VDDA」
とする。
ところで、レベル変換回路３５のセグメント／
キー信号出力端子３５5から「VDDA」が出力され
たとき、信号線１3を介してキー入力部２に
「VDDA」が供給されたとする。すると、そのVDDA
がラツチ回路７3にラツチされる。これにより、
バスライン１２を介してRAM１３に「0010」と
いうデータが供給され、データ用メモリに書込ま
れる。ついで、インストラクシヨン信号φK1，φK2
用のカウンタの内容、バスライン用のカウンタお
よび書込みデータを格納用メモリに転送する。そ
して、それらの内容によりCPU１１がどのキー
が押されたかを判断する。
キー信号出力端子３５5から「VDDA」が出力され
たとき、信号線１3を介してキー入力部２に
「VDDA」が供給されたとする。すると、そのVDDA
がラツチ回路７3にラツチされる。これにより、
バスライン１２を介してRAM１３に「0010」と
いうデータが供給され、データ用メモリに書込ま
れる。ついで、インストラクシヨン信号φK1，φK2
用のカウンタの内容、バスライン用のカウンタお
よび書込みデータを格納用メモリに転送する。そ
して、それらの内容によりCPU１１がどのキー
が押されたかを判断する。
また、他のキーが押された場合も上記同様に動
作して、押されたキーが判断される。
作して、押されたキーが判断される。
上記したように、ウエイト状態時表示データに
応じてレベル変換回路３５のセグメント出力端子
３５ａ，…とキーセグメント出力端子３５1…か
ら対応するセグメント信号を出力することにより
表示を行い、キーが投入されると、キー検出期間
となつたときにウエイト状態が解除され、レベル
変換回路３５のキー／セグメント出力端子３５1
…の出力を順次VDDAとすることにより、キー入
力部２でキー信号を判断し、キー入力部２のラツ
チ内容とこのときのインストラクシヨン命令信号
の種類とバスライン１２のビツト選択信号の種類
などに応じて投入されたキーを判断するようにし
たので、キー操作が容易で、かつキー入力マージ
ンを大きくすることができ、しかもキーの増設が
容易にできる。
応じてレベル変換回路３５のセグメント出力端子
３５ａ，…とキーセグメント出力端子３５1…か
ら対応するセグメント信号を出力することにより
表示を行い、キーが投入されると、キー検出期間
となつたときにウエイト状態が解除され、レベル
変換回路３５のキー／セグメント出力端子３５1
…の出力を順次VDDAとすることにより、キー入
力部２でキー信号を判断し、キー入力部２のラツ
チ内容とこのときのインストラクシヨン命令信号
の種類とバスライン１２のビツト選択信号の種類
などに応じて投入されたキーを判断するようにし
たので、キー操作が容易で、かつキー入力マージ
ンを大きくすることができ、しかもキーの増設が
容易にできる。
また、キーの多重押しの検出は、同一キー／セ
グメント出力端子での多重押しと、異なるキー／
セグメント出力端子での多重押しの２通りが考え
られる。前者の場合は書込データが「0001」
「0010」「0100」「1000」以外となることにより判
断できる。後者の場合は１回の走査中にキー書込
みデータが２度以上あるかをカウントすることに
より判別できる。また、多重押しの警告方法とし
て電源分割回路にゲートを組込み、コモン端子、
セグメント端子をフル・バイアスの一定周期で返
転させることにより表示器の表示で警告すること
もできる。
グメント出力端子での多重押しと、異なるキー／
セグメント出力端子での多重押しの２通りが考え
られる。前者の場合は書込データが「0001」
「0010」「0100」「1000」以外となることにより判
断できる。後者の場合は１回の走査中にキー書込
みデータが２度以上あるかをカウントすることに
より判別できる。また、多重押しの警告方法とし
て電源分割回路にゲートを組込み、コモン端子、
セグメント端子をフル・バイアスの一定周期で返
転させることにより表示器の表示で警告すること
もできる。
なお、前記実施例では、1/3デユーテイ、1/3プ
リバイアスの場合であつたが、これに限らず他の
デユーテイ、プリバイアスで行なうようにしても
よい。また、キー入力端子４本、キー／セグメン
ト出力端子８本であつたが、他の構成であつても
良い、たとえば８桁、1/3デユーテイでフルキー
として使用すれば96キーマトリクスが使用でき
る。さらにキーボードはタツチキーあるいはロツ
クキーなどどであつても良い。また、キー走査は
ソフト指向形なので、数本のインストラクシヨン
命令線およびゲートの増設で大くのマトリクスを
構成できる。
リバイアスの場合であつたが、これに限らず他の
デユーテイ、プリバイアスで行なうようにしても
よい。また、キー入力端子４本、キー／セグメン
ト出力端子８本であつたが、他の構成であつても
良い、たとえば８桁、1/3デユーテイでフルキー
として使用すれば96キーマトリクスが使用でき
る。さらにキーボードはタツチキーあるいはロツ
クキーなどどであつても良い。また、キー走査は
ソフト指向形なので、数本のインストラクシヨン
命令線およびゲートの増設で大くのマトリクスを
構成できる。
以上詳述したように、この発明によれば、キー
操作が容易で、かつキー入力レベルマージンを大
きくでき、しかもキーの増設が容易にできるキー
入力装置を提供できる。
操作が容易で、かつキー入力レベルマージンを大
きくでき、しかもキーの増設が容易にできるキー
入力装置を提供できる。
図面はこの発明の一実施例を示すもので、第１
図は全体の概略構成を示す図、第２図は電源分割
回路を詳細に示す図、第３図はレベル変換回路の
一部を示す図、第４図は動作を説明するためのタ
イミングチヤートである。 １…キーボードマトリクス、２…キー入力部、
９…ナンド回路、１０…ROM、１１…CPU、１
２…バスライン、１３…RAM、１４…クロツク
パルス発生回路、１４1…電源分割回路、３０…
選択回路、３５…レベル変換回路、３５ａ，３５
ｂ…セグメント端子、３５1，３５2〜３５8…キ
ー／セグメント端子。
図は全体の概略構成を示す図、第２図は電源分割
回路を詳細に示す図、第３図はレベル変換回路の
一部を示す図、第４図は動作を説明するためのタ
イミングチヤートである。 １…キーボードマトリクス、２…キー入力部、
９…ナンド回路、１０…ROM、１１…CPU、１
２…バスライン、１３…RAM、１４…クロツク
パルス発生回路、１４1…電源分割回路、３０…
選択回路、３５…レベル変換回路、３５ａ，３５
ｂ…セグメント端子、３５1，３５2〜３５8…キ
ー／セグメント端子。
Claims (1)
- １ キーボードマトリクスと、このキーボードマ
トリクスの行あるいは列からの信号に応じてキー
入力信号あるいはキー選択状態信号を出力する手
段と、この手段に応じて種々のクロツクパルスを
発生するクロツクパルス発生回路と、前記キー選
択状態時前記クロツクパルス発生回路からの種々
のクロツクパルスに応じて種々の電圧を出力する
電源分割回路と、前記キー選択状態時前記クロツ
クパルス発生回路のクロツクパルスに応じてイン
ストラクシヨン信号およびビツト選択信号を出力
する手段と、前記インストラクシヨン信号および
ビツト選択信号に応じて複数の出力端子から順次
信号を出力するか、あるいは供給される表示デー
タに対応して各出力端子から信号を出力する選択
回路と、この選択回路の出力と電源分割回路の出
力電圧とに応じて複数の出力端子から順次フルバ
イアスの電圧を出力することにより、前記キーボ
ードマトリクスの列あるいは行の信号線に順次フ
ルバイアスの電圧を印加せしめるか、または各出
力端子からセグメント信号を出力するレベル変換
回路と、前記キーボードマトリクスの行あるいは
列に対応して設けられそのキーボードマトリクス
を介して供給されるレベル変換回路からの出力に
応じてキー入力信号を出力するキー入力回路と、
このキー入力回路の出力信号、インストラクシヨ
ン信号の種類およびビツト選択信号の種類とに応
じて投入されたキーを判断する手段とを具備した
ことを特徴とするキー入力装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110206A JPS5812042A (ja) | 1981-07-15 | 1981-07-15 | キ−入力装置 |
| US06/397,763 US4587519A (en) | 1981-07-15 | 1982-07-13 | Input device |
| EP82106365A EP0070038B1 (en) | 1981-07-15 | 1982-07-15 | Input device |
| DE8282106365T DE3267579D1 (en) | 1981-07-15 | 1982-07-15 | Input device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110206A JPS5812042A (ja) | 1981-07-15 | 1981-07-15 | キ−入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812042A JPS5812042A (ja) | 1983-01-24 |
| JPH0221011B2 true JPH0221011B2 (ja) | 1990-05-11 |
Family
ID=14529739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110206A Granted JPS5812042A (ja) | 1981-07-15 | 1981-07-15 | キ−入力装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4587519A (ja) |
| EP (1) | EP0070038B1 (ja) |
| JP (1) | JPS5812042A (ja) |
| DE (1) | DE3267579D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328905U (ja) * | 1989-07-31 | 1991-03-22 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600258A (nl) * | 1986-02-03 | 1987-09-01 | Ultra Centrifuge Nederland Nv | Sublimatie-inrichting. |
| JP3024679B2 (ja) * | 1997-07-18 | 2000-03-21 | 日本電気株式会社 | レベル変換回路 |
| US6259435B1 (en) * | 1998-08-25 | 2001-07-10 | Compaq Computer Corp. | Obfuscated keyboard scan |
| US6253332B1 (en) * | 1998-12-02 | 2001-06-26 | Sun Microsystems | Apparatus for generating shifted down clock signals |
| JP5041589B2 (ja) | 2007-05-15 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | Ｌｃｄコントローラ及びｌｃｄ制御方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319374B2 (ja) * | 1973-04-03 | 1978-06-20 | ||
| US3990070A (en) * | 1975-06-23 | 1976-11-02 | Rockwell International Corporation | Strobing scheme and keyboard sensing circuit for a one chip calculator |
| JPS525234A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | Digital device controlled by key-in operation |
| JPS5346646A (en) * | 1976-10-12 | 1978-04-26 | Sanyu Kogyosho:Kk | Leak location method and device |
| CH615520A5 (ja) * | 1977-06-08 | 1980-01-31 | Centre Electron Horloger | |
| US4242676A (en) * | 1977-12-29 | 1980-12-30 | Centre Electronique Horloger Sa | Interactive device for data input into an instrument of small dimensions |
| JPS5574629A (en) * | 1978-11-29 | 1980-06-05 | Sony Corp | Key unit |
| US4277784A (en) * | 1979-07-13 | 1981-07-07 | Commodore Electronics Limited | Switch scanning means for use with integrated circuits |
| US4454505A (en) * | 1981-07-06 | 1984-06-12 | Intermatic Incorporated | Data entry system for micro-computer based controllers |
-
1981
- 1981-07-15 JP JP56110206A patent/JPS5812042A/ja active Granted
-
1982
- 1982-07-13 US US06/397,763 patent/US4587519A/en not_active Expired - Lifetime
- 1982-07-15 DE DE8282106365T patent/DE3267579D1/de not_active Expired
- 1982-07-15 EP EP82106365A patent/EP0070038B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328905U (ja) * | 1989-07-31 | 1991-03-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0070038A2 (en) | 1983-01-19 |
| JPS5812042A (ja) | 1983-01-24 |
| DE3267579D1 (en) | 1986-01-02 |
| EP0070038A3 (en) | 1983-08-03 |
| US4587519A (en) | 1986-05-06 |
| EP0070038B1 (en) | 1985-11-21 |
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