JPH02210691A - 双安定論理装置 - Google Patents
双安定論理装置Info
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- JPH02210691A JPH02210691A JP1218454A JP21845489A JPH02210691A JP H02210691 A JPH02210691 A JP H02210691A JP 1218454 A JP1218454 A JP 1218454A JP 21845489 A JP21845489 A JP 21845489A JP H02210691 A JPH02210691 A JP H02210691A
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- 238000006880 cross-coupling reaction Methods 0.000 claims description 17
- 230000008859 change Effects 0.000 claims description 13
- 230000015654 memory Effects 0.000 abstract description 70
- 239000002245 particle Substances 0.000 abstract description 23
- 238000004132 cross linking Methods 0.000 abstract description 2
- 230000001939 inductive effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 25
- 239000003990 capacitor Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 230000035939 shock Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 210000000746 body region Anatomy 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001723 curing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000008713 feedback mechanism Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003116 impacting effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000003623 enhancer Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は双安定論理装置に関し、更に詳細には、シング
ル・イベント・アップセット率を減少させるための回路
を有するメモリ・セルに関する。
ル・イベント・アップセット率を減少させるための回路
を有するメモリ・セルに関する。
ソフト・エラーまたはシングル・エベント・アップセッ
ト（ＳＥＵ）に対する集積回路メモリの感受性はスペー
スについて格別の関心が持たれている。これについては
次の文献を参照されたい。
ト（ＳＥＵ）に対する集積回路メモリの感受性はスペー
スについて格別の関心が持たれている。これについては
次の文献を参照されたい。
即ち、イー・ジー・ミュラー（Ｅ、 Ｇ、 Ｍｕｔｔｅ
ｒ）、エム・ニス・ガッセンハウア（Ｍ、Ｓ、Ｇｕｓｓ
ｅｎｈｏｗｅｒ）、ケイ・エイ・リンチ（Ｋ、 Ａ、
Ｌｙｎｃｈ）及びデイ−・エイチ・プレンテジャ−（Ｄ
、 Ｈ，Ｂｒｅｎｔｅｇｅｒ）の論文「線量測定データ
二反転生起現象についてのスペース測定及びマツピング
Ｊ （ＩＥＥＥ会報、核科学、Ｎ５−３４ （１９８
７年）１２５１〜１２５５頁）、及びエイチ・ティーウ
ィーバ（Ｈ，Ｔ、 Ｗｅａｖｅｒ）等の論文ｒ Ｓ Ｒ
Ａ ＭにおけるＳＥＵメカニズムについての基礎的研究
から得られた５ＥＵ）レラント・メモリ・セルＪ （
ＩＥＥＥ会報、核科学、Ｎ５−３４ （１９８７年）
１２８１〜１２８６頁）を参照されたい。ソフト・エラ
ーまたはシングル・イベント・アップセットは、一般に
、単一エネルギー粒子がメモリのような集積回路を通過
するときに該粒子によって該粒子の通路に沿って生起さ
れる電子・正孔の対によって生ずる。エネルギー粒子が
メモリ・セルの臨界的容積内に臨界的電荷を発生するこ
と、このメモリの論理状態が反転させられる。
ｒ）、エム・ニス・ガッセンハウア（Ｍ、Ｓ、Ｇｕｓｓ
ｅｎｈｏｗｅｒ）、ケイ・エイ・リンチ（Ｋ、 Ａ、
Ｌｙｎｃｈ）及びデイ−・エイチ・プレンテジャ−（Ｄ
、 Ｈ，Ｂｒｅｎｔｅｇｅｒ）の論文「線量測定データ
二反転生起現象についてのスペース測定及びマツピング
Ｊ （ＩＥＥＥ会報、核科学、Ｎ５−３４ （１９８
７年）１２５１〜１２５５頁）、及びエイチ・ティーウ
ィーバ（Ｈ，Ｔ、 Ｗｅａｖｅｒ）等の論文ｒ Ｓ Ｒ
Ａ ＭにおけるＳＥＵメカニズムについての基礎的研究
から得られた５ＥＵ）レラント・メモリ・セルＪ （
ＩＥＥＥ会報、核科学、Ｎ５−３４ （１９８７年）
１２８１〜１２８６頁）を参照されたい。ソフト・エラ
ーまたはシングル・イベント・アップセットは、一般に
、単一エネルギー粒子がメモリのような集積回路を通過
するときに該粒子によって該粒子の通路に沿って生起さ
れる電子・正孔の対によって生ずる。エネルギー粒子が
メモリ・セルの臨界的容積内に臨界的電荷を発生するこ
と、このメモリの論理状態が反転させられる。
この臨界的電荷は、定義によれば、メモリ・セルの論理
状態を変化させるのに必要な電荷の最小量である。この
臨界的電荷はまた、宇宙線からの直接イオン化によって
メモリに入る。これについては次の文献を参照されたい
。即ち、ティー・シー・メイ（Ｔ、 Ｃ，Ｍａｙ）及び
エム・エイチ・ウッズ（Ｍ、 Ｈ，Ｗｏｏｄｓ）の論文
「ダイナミック・メモリにおけるアルファ粒子誘起ソフ
ト・エラー」（ＩＥＥＥ会報、電子工学装置、ＥＤ−２
６（１９７９年）２頁）、並びにジエイ・シー・ピッケ
ル（Ｊ、 Ｃ，Ｐｉｃｈｅｌ）及びジェイ・ティー・ブ
ラウトフッド・ジューニ＋ Ｕ、 Ｔ、 Ｂｌａｕｄｆ
ｏｏｄ。
状態を変化させるのに必要な電荷の最小量である。この
臨界的電荷はまた、宇宙線からの直接イオン化によって
メモリに入る。これについては次の文献を参照されたい
。即ち、ティー・シー・メイ（Ｔ、 Ｃ，Ｍａｙ）及び
エム・エイチ・ウッズ（Ｍ、 Ｈ，Ｗｏｏｄｓ）の論文
「ダイナミック・メモリにおけるアルファ粒子誘起ソフ
ト・エラー」（ＩＥＥＥ会報、電子工学装置、ＥＤ−２
６（１９７９年）２頁）、並びにジエイ・シー・ピッケ
ル（Ｊ、 Ｃ，Ｐｉｃｈｅｌ）及びジェイ・ティー・ブ
ラウトフッド・ジューニ＋ Ｕ、 Ｔ、 Ｂｌａｕｄｆ
ｏｏｄ。
Ｊｒ、 ）の論文ｒｃＭＯ３ＲＡＭ宇宙線−誘起エラー
率解析」 （核科学についてのＩＥＥＥ会報、Ｎ５−２
８巻（１９８１年＞ ３９６２〜３９６７頁）を参照さ
れたい。或いはまた、臨界的電荷はアルファ粒子（ヘリ
ウム核）から生ずる。ＳＥＵの一例を第１ａ図に示す。
率解析」 （核科学についてのＩＥＥＥ会報、Ｎ５−２
８巻（１９８１年＞ ３９６２〜３９６７頁）を参照さ
れたい。或いはまた、臨界的電荷はアルファ粒子（ヘリ
ウム核）から生ずる。ＳＥＵの一例を第１ａ図に示す。
図はＣＭＯＳインバータの断面図である。アルファ粒子
ｐがｐチャネルＭＯ３Ｉ−ランジスタＰｃｈのバルク状
半導体に衝突すると、該粒子は、負及び正の符号でそれ
ぞれ示すように電子・正孔の対を発生する。ｎチャネル
・トランジスタＮｃｈがオンとなっており、ｐチャネル
・トランジスタＰｃｈがオフとなっているものとすると
、ドレインＤに集まる（ドレインＤへ向かう矢印のよう
に）正孔（＋符号で示す）は、出力端子ＯＵＴにおける
電圧を論理低レベルから論理高レベルへ変化させる。負
号で示す電子は回路電源電圧Ｖｃｃへ向かって拡散する
。トランジスタＮｃｈに衝突した電荷発生エネルギー粒
子は前記と反対の効果を有し、正電荷はアースへ向かっ
て移動し、負電荷は出力端子ＯＵＴに集まり、これによ
りこのインバータの論理状態を変化させ、そのｎチャネ
ル・トランジスタはオフとなり、ｐチャネル・トランジ
スタはオンとなる。
ｐがｐチャネルＭＯ３Ｉ−ランジスタＰｃｈのバルク状
半導体に衝突すると、該粒子は、負及び正の符号でそれ
ぞれ示すように電子・正孔の対を発生する。ｎチャネル
・トランジスタＮｃｈがオンとなっており、ｐチャネル
・トランジスタＰｃｈがオフとなっているものとすると
、ドレインＤに集まる（ドレインＤへ向かう矢印のよう
に）正孔（＋符号で示す）は、出力端子ＯＵＴにおける
電圧を論理低レベルから論理高レベルへ変化させる。負
号で示す電子は回路電源電圧Ｖｃｃへ向かって拡散する
。トランジスタＮｃｈに衝突した電荷発生エネルギー粒
子は前記と反対の効果を有し、正電荷はアースへ向かっ
て移動し、負電荷は出力端子ＯＵＴに集まり、これによ
りこのインバータの論理状態を変化させ、そのｎチャネ
ル・トランジスタはオフとなり、ｐチャネル・トランジ
スタはオンとなる。
従来技術を第１ｂ図について更に説明すると、図は、−
Ｉｌｌにスタティック・ランダム・アクセス・メモリ
（Ｓ ＲＡＭ）に用いられている従来のＣＭＯ３（相補
形金属酸化物半導体）スタティック・メモリ・セルを示
すものである。（金属酸化物半導体なる句に用いられて
いる金属なる語は、多結晶半導体材料を含む半導体及び
関連の技術において用いられるものである。）メモリ・
セル２は、周知の交差結合形インバータ製造法に従って
構成され、従ってＣＭＯＳインバータはメモリ・セル２
内に用いられる。メモリ・セル２内の第１のＣＭＯＳイ
ンバータ４はｐチャネル・トランジスタ６及びｎチャネ
ル・トランジスタ８を具備し、これらは、そのソース・
ドレイン通路を電圧Ｖｃｃとアースとの間に直列接続さ
せ、そのゲートを互いに接続させている。メモリ・セル
２内の第２のインバータ５は同様に構成されており、ｐ
チャネル・トランジスタ１０及びｎチャネル・トランジ
スタ１２は、それらのソース・ドレイン通路をＶｃｃと
アースとの間に直列接続させ、それらのゲートも共通で
ある。交差結合は、トランシロ及び８のゲートがトラン
ジ１０及び１２のドレイン（第１ｂ図のノードＳｔ）に
接続されることにより、及びトランジスタ１０及び１２
のゲートがトランジスタ６及び８のドレイン（第１ｂ図
のノードＳ２）に接続されることによって実現されてい
る。ｎチャネル・パス・トランジスタ１４は、そのソー
ス・ドレイン通路をノードＳ２と第１のビット線ＢＬと
の間に接続させ、そのゲートを語線ＷＬに接続させてい
る。ｎチャネル・トランジスタ１６は、同様に、そのソ
ース・ドレイン通路をノードＳ１と第２のビット線ＢＬ
−との間に接続させ、そのゲートを語線ＷＬに接続させ
ている。
Ｉｌｌにスタティック・ランダム・アクセス・メモリ
（Ｓ ＲＡＭ）に用いられている従来のＣＭＯ３（相補
形金属酸化物半導体）スタティック・メモリ・セルを示
すものである。（金属酸化物半導体なる句に用いられて
いる金属なる語は、多結晶半導体材料を含む半導体及び
関連の技術において用いられるものである。）メモリ・
セル２は、周知の交差結合形インバータ製造法に従って
構成され、従ってＣＭＯＳインバータはメモリ・セル２
内に用いられる。メモリ・セル２内の第１のＣＭＯＳイ
ンバータ４はｐチャネル・トランジスタ６及びｎチャネ
ル・トランジスタ８を具備し、これらは、そのソース・
ドレイン通路を電圧Ｖｃｃとアースとの間に直列接続さ
せ、そのゲートを互いに接続させている。メモリ・セル
２内の第２のインバータ５は同様に構成されており、ｐ
チャネル・トランジスタ１０及びｎチャネル・トランジ
スタ１２は、それらのソース・ドレイン通路をＶｃｃと
アースとの間に直列接続させ、それらのゲートも共通で
ある。交差結合は、トランシロ及び８のゲートがトラン
ジ１０及び１２のドレイン（第１ｂ図のノードＳｔ）に
接続されることにより、及びトランジスタ１０及び１２
のゲートがトランジスタ６及び８のドレイン（第１ｂ図
のノードＳ２）に接続されることによって実現されてい
る。ｎチャネル・パス・トランジスタ１４は、そのソー
ス・ドレイン通路をノードＳ２と第１のビット線ＢＬと
の間に接続させ、そのゲートを語線ＷＬに接続させてい
る。ｎチャネル・トランジスタ１６は、同様に、そのソ
ース・ドレイン通路をノードＳ１と第２のビット線ＢＬ
−との間に接続させ、そのゲートを語線ＷＬに接続させ
ている。
パス・トランジスタエ４．１６は、イネーブルされると
、データが、それぞれビット線ＢＬ及びＢＬ から、
メモリ・セル２内へ及びこれから外へ通過することを許
す。ビット線ＢＬ及びＢＬはデータをメモリ・セル２内
へ及びこれから外へ運ぶ。パス・トランジスタ１４．１
６は、ＳＲＡＭ内の行アドレスの関数である語線によっ
てイネーブルされる。行アドレスはＳＲＡＭ内の行デコ
ーダによってデコードされ、ｎ語線のうちの１線がイネ
ーブルされることになる。ここに、ｎはメモリ内のメモ
リ・セルの行数であり、この行数はメモリ密度及びアー
キテクチャの関数である。
、データが、それぞれビット線ＢＬ及びＢＬ から、
メモリ・セル２内へ及びこれから外へ通過することを許
す。ビット線ＢＬ及びＢＬはデータをメモリ・セル２内
へ及びこれから外へ運ぶ。パス・トランジスタ１４．１
６は、ＳＲＡＭ内の行アドレスの関数である語線によっ
てイネーブルされる。行アドレスはＳＲＡＭ内の行デコ
ーダによってデコードされ、ｎ語線のうちの１線がイネ
ーブルされることになる。ここに、ｎはメモリ内のメモ
リ・セルの行数であり、この行数はメモリ密度及びアー
キテクチャの関数である。
作動においては、ノードＳ１及びＳ２の電圧は、メモリ
・セル２内のＣＭＯＳインバータ４．５が交差結合形で
あるので、必然的に互いの論理補数となる。語線ＷＬが
、行デコーダ（図示せず）により、該行デコーダに接続
されたアドレス・バッファ（図示せず）へのアドレス入
力端子において受は取られる行アドレスに従って賦勢さ
れると、パス・トランジスタ１４及び１６はターンオン
され、ノードＳ１及びＳ２をビット線ＢＬ−及びＢＬに
それぞれ接続する。従って、語線ＷＬが高レベルである
と、メモリ・セル２の状態はＢＬ及びＢＬ−上に差分電
圧を加えることができる。或いはまた、ＢＬ及びＢＬ−
上に電圧を加える周辺回路がメモリ・セル２の状態を変
えることができる。第１ｂ図に示すトランジスタの大き
さは、−般に、パス・トランジスタ１４及び１６が語線
ＷＬによってターンオンされると、ノードＳ２に関して
ビット線ＢＬにおける差分的に低い電圧がノードＳ２を
論理低レベルにならしめ、そして、ノードＳ１に関して
ビット線ＢＬ おける差分的に低い電圧がノードＳ１
を論理低レベルにならしめる、というように選定される
。しかし、第１ｂ図に示すトランジスタの大きさはまた
、トランジスタ１４及び１６がターンオンされると、ノ
ードＳ２に関してビット線ＢＬにおける差分的に高い電
圧がノードＳ２を高レベルにさせず、また、ノードＳ１
に関してビット線ＢＬ−における差分的に高い電圧がノ
ードＳｌを高レベルにさせない、というように選定され
るＪ従って、メモリ・セル２への書込みは、ノードＳ１
またはノードＳ２における所望のピント線、従ってセル
２の所望の側を低レベルにならしめることにより、そし
てこれは、セル２内に帰還路があるので、セル２の反対
側を論理高レベル状態にする、ということによって達成
される。
・セル２内のＣＭＯＳインバータ４．５が交差結合形で
あるので、必然的に互いの論理補数となる。語線ＷＬが
、行デコーダ（図示せず）により、該行デコーダに接続
されたアドレス・バッファ（図示せず）へのアドレス入
力端子において受は取られる行アドレスに従って賦勢さ
れると、パス・トランジスタ１４及び１６はターンオン
され、ノードＳ１及びＳ２をビット線ＢＬ−及びＢＬに
それぞれ接続する。従って、語線ＷＬが高レベルである
と、メモリ・セル２の状態はＢＬ及びＢＬ−上に差分電
圧を加えることができる。或いはまた、ＢＬ及びＢＬ−
上に電圧を加える周辺回路がメモリ・セル２の状態を変
えることができる。第１ｂ図に示すトランジスタの大き
さは、−般に、パス・トランジスタ１４及び１６が語線
ＷＬによってターンオンされると、ノードＳ２に関して
ビット線ＢＬにおける差分的に低い電圧がノードＳ２を
論理低レベルにならしめ、そして、ノードＳ１に関して
ビット線ＢＬ おける差分的に低い電圧がノードＳ１
を論理低レベルにならしめる、というように選定される
。しかし、第１ｂ図に示すトランジスタの大きさはまた
、トランジスタ１４及び１６がターンオンされると、ノ
ードＳ２に関してビット線ＢＬにおける差分的に高い電
圧がノードＳ２を高レベルにさせず、また、ノードＳ１
に関してビット線ＢＬ−における差分的に高い電圧がノ
ードＳｌを高レベルにさせない、というように選定され
るＪ従って、メモリ・セル２への書込みは、ノードＳ１
またはノードＳ２における所望のピント線、従ってセル
２の所望の側を低レベルにならしめることにより、そし
てこれは、セル２内に帰還路があるので、セル２の反対
側を論理高レベル状態にする、ということによって達成
される。
ＳＥＵに対してメモリ・セルを硬くするための一つの方
法は、所定の事象によって発生させられる電荷の量を減
少させることである。これは、例えば、材料本体内の集
合深さよりも薄いシリコン膜を用いることによって達成
される。例えば、５ＯＩ（絶縁物上にシリコンがある構
造）装置におけるように、半導体の薄い膜上に生成した
メモリ・セルは、シリコンのような半導体本体上に生成
したメモリ・セルよりも、ＳＥＵに対する感受性が小さ
い。即ち、絶縁物内の通路に沿うイオン化電荷が、半導
体内に生成したイオン化電荷に比較して、集合させられ
るよりも再結合する可能性が高いからである。
法は、所定の事象によって発生させられる電荷の量を減
少させることである。これは、例えば、材料本体内の集
合深さよりも薄いシリコン膜を用いることによって達成
される。例えば、５ＯＩ（絶縁物上にシリコンがある構
造）装置におけるように、半導体の薄い膜上に生成した
メモリ・セルは、シリコンのような半導体本体上に生成
したメモリ・セルよりも、ＳＥＵに対する感受性が小さ
い。即ち、絶縁物内の通路に沿うイオン化電荷が、半導
体内に生成したイオン化電荷に比較して、集合させられ
るよりも再結合する可能性が高いからである。
反転に対するメモリ・セルの感受性を減少させる他の方
法は、セルの臨界的電荷を増加させることである。
法は、セルの臨界的電荷を増加させることである。
ＳＥＵを作るために必要な臨界的電荷を増加させること
に基づくスタティック・メモリ・セルにおけるＳＥＵに
対する硬化方法を第２ａ図示す。
に基づくスタティック・メモリ・セルにおけるＳＥＵに
対する硬化方法を第２ａ図示す。
図示のように、抵抗１８及び２０が、インバータ４及び
５の交差結合線内に設けられ、これらは、トランジスタ
６．８．１０及び１２のゲート・キャパシタンスに関連
するＲＣ時定数遅延を増加させる。臨界的容積内のエネ
ルギー粒子衝突の初期効果はメモリ・セルの一方のノー
ド、例えばノードＳ１の電圧を変化させることである。
５の交差結合線内に設けられ、これらは、トランジスタ
６．８．１０及び１２のゲート・キャパシタンスに関連
するＲＣ時定数遅延を増加させる。臨界的容積内のエネ
ルギー粒子衝突の初期効果はメモリ・セルの一方のノー
ド、例えばノードＳ１の電圧を変化させることである。
この電圧変化が、ノードＳ１の初期電圧がリストアされ
る前に、インバータ４及び５の交差結合を通って伝播す
ると、反転が生ずる。この増加したＲＣ遅延は、交差結
合を通る帰還伝播を遅くし、初めに影響を受けたノード
の回復のための時間をより多くする。しかし、ＲＣ伝播
遅延のこの増加はまた、セル２の書込みサイクル時間を
遅くする。スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）におけるスタティック・メモリ・セルの書
込みサイクルは、一般に、読出しサイクルよりも速く、
従って、書込みサイクルが若干遅くなることは許容され
る。即ち、読出しサイクルは最も臨界的であったからで
ある。しかし、メモリ・セルを小形にすると、ＳＥＵ硬
化セルの書き込みサイクルの速度が最も重大なものとな
った。前掲のウィーバは、ウィーバＳＥＵ縮小手法を示
す第２ｂ図に示すように、彼のインバータのｐチャネル
・トランジスタ６及び１０に対する衝突を防止するため
に抵抗Ｒ１及びＲ２を設けた。しかし、ｎチャネル・ト
ランジスタ８及び１２に対する衝突を防止するために抵
抗Ｒ３及びＲ４は依然として必要であり、従ってウィー
バのメモリ・セルの書込み速度は制限される。従って、
ＳＥＵ硬化に対する抵抗使用の手法は望ましくない。
る前に、インバータ４及び５の交差結合を通って伝播す
ると、反転が生ずる。この増加したＲＣ遅延は、交差結
合を通る帰還伝播を遅くし、初めに影響を受けたノード
の回復のための時間をより多くする。しかし、ＲＣ伝播
遅延のこの増加はまた、セル２の書込みサイクル時間を
遅くする。スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）におけるスタティック・メモリ・セルの書
込みサイクルは、一般に、読出しサイクルよりも速く、
従って、書込みサイクルが若干遅くなることは許容され
る。即ち、読出しサイクルは最も臨界的であったからで
ある。しかし、メモリ・セルを小形にすると、ＳＥＵ硬
化セルの書き込みサイクルの速度が最も重大なものとな
った。前掲のウィーバは、ウィーバＳＥＵ縮小手法を示
す第２ｂ図に示すように、彼のインバータのｐチャネル
・トランジスタ６及び１０に対する衝突を防止するため
に抵抗Ｒ１及びＲ２を設けた。しかし、ｎチャネル・ト
ランジスタ８及び１２に対する衝突を防止するために抵
抗Ｒ３及びＲ４は依然として必要であり、従ってウィー
バのメモリ・セルの書込み速度は制限される。従って、
ＳＥＵ硬化に対する抵抗使用の手法は望ましくない。
臨界的電荷の増加を基礎とするＳＥＵに対する他の硬化
手法は、インバータにおけるキャパシタンスを増加させ
ることであり、これにより、所定量の集合電荷に対する
ノード上の電圧変化を減少させる。ＳＥＵに対する臨界
的電荷の増加におけるキャパシタンスの効果性は２つの
インバータのドレイン間にキャパシタンスを持たせるこ
とによって増加させられる。これは、第２Ｃ図に示すよ
うに、交差結合すると、同じインバータのゲートとドレ
インとの間におけると同じである。第２Ｃ図は、コンデ
ンサ２１がインバータ５ｉｔ−？よびＳ２のトランジス
タのドレイン両端に接続されていることを除き、第１ｂ
図と同じ回路構成を示すものである。インバータのゲー
トとドレインとの間にキャパシタンスを持つことにより
、キャパシタンスの効果はミラーのキャパシタンスだけ
増加する。また、ゲートからドレインまでのキャパシタ
ンスがあると、ドレイン電圧の変化がゲート電圧の変化
を誘起し、リストア電流が増加する。ゲート上のキャパ
シタンスが増加すると、帰還路おけるＲＣ遅延が増加し
、これにより、ＳＥＵに対する抵抗が増加し、そしてま
た書込みが遅（なる。
手法は、インバータにおけるキャパシタンスを増加させ
ることであり、これにより、所定量の集合電荷に対する
ノード上の電圧変化を減少させる。ＳＥＵに対する臨界
的電荷の増加におけるキャパシタンスの効果性は２つの
インバータのドレイン間にキャパシタンスを持たせるこ
とによって増加させられる。これは、第２Ｃ図に示すよ
うに、交差結合すると、同じインバータのゲートとドレ
インとの間におけると同じである。第２Ｃ図は、コンデ
ンサ２１がインバータ５ｉｔ−？よびＳ２のトランジス
タのドレイン両端に接続されていることを除き、第１ｂ
図と同じ回路構成を示すものである。インバータのゲー
トとドレインとの間にキャパシタンスを持つことにより
、キャパシタンスの効果はミラーのキャパシタンスだけ
増加する。また、ゲートからドレインまでのキャパシタ
ンスがあると、ドレイン電圧の変化がゲート電圧の変化
を誘起し、リストア電流が増加する。ゲート上のキャパ
シタンスが増加すると、帰還路おけるＲＣ遅延が増加し
、これにより、ＳＥＵに対する抵抗が増加し、そしてま
た書込みが遅（なる。
しかし、交差結合における抵抗が小さくある限り、この
効果は最小限である。従って、コンデンサ２１ばＳＥＵ
の速度を減少させることができる。
効果は最小限である。従って、コンデンサ２１ばＳＥＵ
の速度を減少させることができる。
しかし、２つの制約が生ずる。第１に、コンデンサ２１
は、回路小形化の要求に適合するために、大きさが小さ
いことが必要である。第２に、コンデンサ２１のキャパ
シタンスは、十分なＳＥＵ効果を確保するために、或る
レベルに保持されることが必要である。メモリ密度のレ
ベルが高くなるにつれて、小形の回路と°いう制約内で
キャパシタンスを増゛加させるという要求が常に高くな
る。
は、回路小形化の要求に適合するために、大きさが小さ
いことが必要である。第２に、コンデンサ２１のキャパ
シタンスは、十分なＳＥＵ効果を確保するために、或る
レベルに保持されることが必要である。メモリ密度のレ
ベルが高くなるにつれて、小形の回路と°いう制約内で
キャパシタンスを増゛加させるという要求が常に高くな
る。
本発明の目的は新規且つ改良されたメモリ・セルを提供
することにある。
することにある。
本発明の他の目的はスタティック・ランダム・アクセス
・メモリに用いるための新規且つ改良されたメモリ・セ
ルを提供することにある。
・メモリに用いるための新規且つ改良されたメモリ・セ
ルを提供することにある。
本発明の更に他の目的はシングル・イベント・アップセ
ットに対する増加した硬さを有する新規且つ改良された
メモリ・セルを提供することにある。
ットに対する増加した硬さを有する新規且つ改良された
メモリ・セルを提供することにある。
本発明の前記の目的を達成するため、本発明メモリ・セ
ルは交差結合された第１の装置及び第２の装置を備えて
おり、前記第１の装置の出力端子は前記第２の装置の入
力端子に接続され、前記第２の装置の出力端子は前記第
１の装置の入力端子に接続されている。少なくとも１つ
の能動装置が前記第１及び第２の装置の交差結合に接続
され、前記第１の装置に対するエネルギー粒子衝突を防
止するようになっている。また、前記第２の装置に対す
る衝突を防止するための手段がメモリ・セル内に設けら
れている。
ルは交差結合された第１の装置及び第２の装置を備えて
おり、前記第１の装置の出力端子は前記第２の装置の入
力端子に接続され、前記第２の装置の出力端子は前記第
１の装置の入力端子に接続されている。少なくとも１つ
の能動装置が前記第１及び第２の装置の交差結合に接続
され、前記第１の装置に対するエネルギー粒子衝突を防
止するようになっている。また、前記第２の装置に対す
る衝突を防止するための手段がメモリ・セル内に設けら
れている。
本発明の前記及び他の目的、並びに本発明の特徴及び利
点は、本発明の実施例について図面を参照して行なう以
下の詳細な説明から明らかになる。
点は、本発明の実施例について図面を参照して行なう以
下の詳細な説明から明らかになる。
図面においては、前記従来の技術の説明のために用いた
図面における参照番号のうち、適用可能なものはそのま
ま用いる。
図面における参照番号のうち、適用可能なものはそのま
ま用いる。
本発明の第１の実施例においては、１対のｐチャネル・
トランジスタ（メモリ・セル内にこしんまりと納まり且
つスペースを節約するために好ましくは金属酸化物半導
体（ＭＯＳ））ランジスタ）のような能動装置をメモリ
・セルの交差結合内に設ける。本発明の第１の実施例を
含む集積回路を第３ａ図に示す。最適ＳＥＵ硬さのため
、この回路は絶縁体上に構成され（バルク半導体材料上
に構成することもできるが）、従らてＳＯＩ装置として
分類される。しかし、バルク状材料を用いた実施例にお
いて、少なくとも交差結合内の装置が、スタック状ポリ
シリコン・トランジスタについてなされるように、バル
クから離隔されておれば、格別の利益が得られる。第３
ａ−図に示す回路は、ｐチャネル・トランジスタ２２及
び２４が、一方のインバータのゲートを他方のドレイに
接続する関連の交差結合線を横切って接続されている点
を除き、第１ｂ図に示す回路と同じである。トランジス
タ２２のゲートはトランジスタ２４のソース／ドレイン
に接続され、トランジスタ２４のゲートはトランジスタ
２２のソース／ドレインに接続されている。また、抵抗
Ｒ１が、ノードＳ１とトランジスタ１２のドレインとの
間に接続されている。更に、抵抗Ｒ２が、ノードＳ２と
トランジスタ８のドレインとの間に接続されている。
トランジスタ（メモリ・セル内にこしんまりと納まり且
つスペースを節約するために好ましくは金属酸化物半導
体（ＭＯＳ））ランジスタ）のような能動装置をメモリ
・セルの交差結合内に設ける。本発明の第１の実施例を
含む集積回路を第３ａ図に示す。最適ＳＥＵ硬さのため
、この回路は絶縁体上に構成され（バルク半導体材料上
に構成することもできるが）、従らてＳＯＩ装置として
分類される。しかし、バルク状材料を用いた実施例にお
いて、少なくとも交差結合内の装置が、スタック状ポリ
シリコン・トランジスタについてなされるように、バル
クから離隔されておれば、格別の利益が得られる。第３
ａ−図に示す回路は、ｐチャネル・トランジスタ２２及
び２４が、一方のインバータのゲートを他方のドレイに
接続する関連の交差結合線を横切って接続されている点
を除き、第１ｂ図に示す回路と同じである。トランジス
タ２２のゲートはトランジスタ２４のソース／ドレイン
に接続され、トランジスタ２４のゲートはトランジスタ
２２のソース／ドレインに接続されている。また、抵抗
Ｒ１が、ノードＳ１とトランジスタ１２のドレインとの
間に接続されている。更に、抵抗Ｒ２が、ノードＳ２と
トランジスタ８のドレインとの間に接続されている。
第３ａ図における回路の動作の一例を次に説明する。ト
ランジスタ２２．２４のｐチャネル性により、これらト
ランジスタのコンダクタンスは、負ゲート対ソース電圧
とともに増加し、従って、メモリ・セルに書き込むため
の帰還機構は格別遅くならない。ノードＳ１が当初は論
理高レベルであり、ノードＳ２が当初は論理低レベルで
ある場合に対して、は、反対状態をメモリ・セル２に書
き込もうとすると、先ず、ノードＳ１を論理低レベルに
しなければならない、この論理低レベル遷移は、はとん
どターンオン状態になっているトランジスタ２２を通じ
て、トランジスタ６及び８の共通ゲートへ伝えられる。
ランジスタ２２．２４のｐチャネル性により、これらト
ランジスタのコンダクタンスは、負ゲート対ソース電圧
とともに増加し、従って、メモリ・セルに書き込むため
の帰還機構は格別遅くならない。ノードＳ１が当初は論
理高レベルであり、ノードＳ２が当初は論理低レベルで
ある場合に対して、は、反対状態をメモリ・セル２に書
き込もうとすると、先ず、ノードＳ１を論理低レベルに
しなければならない、この論理低レベル遷移は、はとん
どターンオン状態になっているトランジスタ２２を通じ
て、トランジスタ６及び８の共通ゲートへ伝えられる。
そこでノードＳ２は、トランジスタ６および８のゲート
における低電圧に応答して、その当初の論理低レベル状
態から論理高レベル状態へ変化する。しかし、ノードＳ
２の低レベルから高レベルへの遷移はトランジスタ２４
を通じて伝えられ、そこでそのゲートは、トランジスタ
２４をより高い導電状［（論理低レベル）にあらしめる
電圧になる。ＷＲＩＴＥは、はとんどターンオン状態に
あるトランジスタ２２および２４を通じて行なわれるが
、メモリ・セル内に帰還を保持する電圧は常にトランジ
スタ２２及び２４を通る。これらトランジスタの一つは
常により低い導電状態（論理高レベル）になっている。
における低電圧に応答して、その当初の論理低レベル状
態から論理高レベル状態へ変化する。しかし、ノードＳ
２の低レベルから高レベルへの遷移はトランジスタ２４
を通じて伝えられ、そこでそのゲートは、トランジスタ
２４をより高い導電状［（論理低レベル）にあらしめる
電圧になる。ＷＲＩＴＥは、はとんどターンオン状態に
あるトランジスタ２２および２４を通じて行なわれるが
、メモリ・セル内に帰還を保持する電圧は常にトランジ
スタ２２及び２４を通る。これらトランジスタの一つは
常により低い導電状態（論理高レベル）になっている。
或いはまた、この帰還は漏洩またはサブスレショルド電
流によって保持される。これは、エンハンスメント・モ
ード・トランジスタまたはデプレション・モード・トラ
ンジスタをトランジスタ２２及び２４として用いること
ができるということを意味する。
流によって保持される。これは、エンハンスメント・モ
ード・トランジスタまたはデプレション・モード・トラ
ンジスタをトランジスタ２２及び２４として用いること
ができるということを意味する。
トランジスタ６または１０が、インバータの出力端子に
おける論理状態を変化させる粒子によって衝撃されると
、メモリ・セルは、主として、トランジスタ２２及び２
４の各々が低い導電状態にあるときにこれらトランジス
タのソースとドレインとの間の抵抗路によって交差結合
内に提供される追加の抵抗により、衝撃から回復するこ
とができる。この追加の抵抗の効果としてＲＣ時定数遅
延が増加し、従って、ＳＥＵ誘起電圧変化の負効果がメ
モリ・セル２を通って伝播する前に回復のためのより多
くの時間が得られる。抵抗Ｒ１及びＲ２は、ｎチャネル
・トランジスタ８及び１２に対する十分な電荷を持った
衝撃からノードＳ２及びＳｌにそれぞれ生ずる電圧降下
の量を制限するための抵抗障壁を提供する。トランジス
タ２２及び２４によって提供されるキャパシタンス及び
抵抗は、ｎチャネル・トランジスタ８．１２に対する衝
撃によって生ずる５ＥＵＯ率を或る程度減少させるが、
抵抗Ｒ１及びＲ２は、ｎチャネル・トランジスタ８及び
１２に対する衝撃のために抵抗Ｒ１及びＲ２なしの回路
に生ずるであろうものよりも格段のＳＥＵ減少の原因と
なる。
おける論理状態を変化させる粒子によって衝撃されると
、メモリ・セルは、主として、トランジスタ２２及び２
４の各々が低い導電状態にあるときにこれらトランジス
タのソースとドレインとの間の抵抗路によって交差結合
内に提供される追加の抵抗により、衝撃から回復するこ
とができる。この追加の抵抗の効果としてＲＣ時定数遅
延が増加し、従って、ＳＥＵ誘起電圧変化の負効果がメ
モリ・セル２を通って伝播する前に回復のためのより多
くの時間が得られる。抵抗Ｒ１及びＲ２は、ｎチャネル
・トランジスタ８及び１２に対する十分な電荷を持った
衝撃からノードＳ２及びＳｌにそれぞれ生ずる電圧降下
の量を制限するための抵抗障壁を提供する。トランジス
タ２２及び２４によって提供されるキャパシタンス及び
抵抗は、ｎチャネル・トランジスタ８．１２に対する衝
撃によって生ずる５ＥＵＯ率を或る程度減少させるが、
抵抗Ｒ１及びＲ２は、ｎチャネル・トランジスタ８及び
１２に対する衝撃のために抵抗Ｒ１及びＲ２なしの回路
に生ずるであろうものよりも格段のＳＥＵ減少の原因と
なる。
第３ｂ図は本発明の第２の実施例、を示すものである。
この回路は第３ａ図に示す回路と同じように見えるが、
トランジスタ２２及び２４は位置及び参照番号が互いに
入れ代わっている。第３ａ図の回路の動作についての説
明は、トランジスタの参照番号「２２」を「２４」と、
そして「２４」を「２２」と取り代えれば、第３ｂ図の
回路の動作に完全に当てはまる。
トランジスタ２２及び２４は位置及び参照番号が互いに
入れ代わっている。第３ａ図の回路の動作についての説
明は、トランジスタの参照番号「２２」を「２４」と、
そして「２４」を「２２」と取り代えれば、第３ｂ図の
回路の動作に完全に当てはまる。
本発明の第３の実施例においては、第３ｃ図に示すよう
に、トランジスタ２４のゲートをインバータ４の入力端
子に接続しである。
に、トランジスタ２４のゲートをインバータ４の入力端
子に接続しである。
本発明の第４の実施例を第３ｄ図に示す。第３ｄ図の回
路は、パス・トランジスタ１４及び１６のドレイン／ソ
ースが、第３ａ図及び第３ｂ図に示すインバータのｐチ
ャネル・トランジスタのドレインにではなしにインバー
タのｎチャネル・トランジスタのドレインに接続され−
ているという点を除き、第３ｂ図の回路と同じである。
路は、パス・トランジスタ１４及び１６のドレイン／ソ
ースが、第３ａ図及び第３ｂ図に示すインバータのｐチ
ャネル・トランジスタのドレインにではなしにインバー
タのｎチャネル・トランジスタのドレインに接続され−
ているという点を除き、第３ｂ図の回路と同じである。
或いはまた、このｎチャネル・トランジスタのドレイン
接続を第３ａ図の回路に適用することもできる。これら
実施例の結果として、ＲＥＡＤ動作が速くなる（ｐチャ
ネル・トランジスタのドレイン接続を用いた場合よりも
）。しかしＷＲＩＴＥ動作は遅くなる（ｐチャネル・ト
ランジスタのドレイン接続を用いた場合よりも）。
接続を第３ａ図の回路に適用することもできる。これら
実施例の結果として、ＲＥＡＤ動作が速くなる（ｐチャ
ネル・トランジスタのドレイン接続を用いた場合よりも
）。しかしＷＲＩＴＥ動作は遅くなる（ｐチャネル・ト
ランジスタのドレイン接続を用いた場合よりも）。
本発明の第５の実施例を第３ｅ図に示す。第３ｅ図の回
路は第３ｂ図の回路に類似しているが、第３ｅ図の回路
においては、セルの各側に２つのパス・トランジスタが
あり、一つの側にある一つのパス・トランジスタのドレ
イン／ソースはインバータのｐチャネル・トランジスタ
のドレインに接続されており、セルの同じ側にある他の
パス・トランジスタのドレイン／ソースはインバータの
ｎチャネル・トランジスタのドレインに接続されている
。この実施例においてはＲＥＡＤ及びＷＲＩＴＥの両方
が速い。セルの一つの側にある両方のパス・トランジス
タをターンオンさせてＲＥＡＤ及びＷＲＩＴＥの両方を
行なうことができる。或いはまた、パス・トランジスタ
をターンオンさせる別々のＲＥＡＤ及びＷＲＩＴＥ語線
を用いてもよい、これら全ての追加事項は第３ａ図に示
す回路に同様に適用可能である。
路は第３ｂ図の回路に類似しているが、第３ｅ図の回路
においては、セルの各側に２つのパス・トランジスタが
あり、一つの側にある一つのパス・トランジスタのドレ
イン／ソースはインバータのｐチャネル・トランジスタ
のドレインに接続されており、セルの同じ側にある他の
パス・トランジスタのドレイン／ソースはインバータの
ｎチャネル・トランジスタのドレインに接続されている
。この実施例においてはＲＥＡＤ及びＷＲＩＴＥの両方
が速い。セルの一つの側にある両方のパス・トランジス
タをターンオンさせてＲＥＡＤ及びＷＲＩＴＥの両方を
行なうことができる。或いはまた、パス・トランジスタ
をターンオンさせる別々のＲＥＡＤ及びＷＲＩＴＥ語線
を用いてもよい、これら全ての追加事項は第３ａ図に示
す回路に同様に適用可能である。
本発明の第６の実施例を第３ｆ図に示す、第３ｆ図の回
路は、ｐチャネル・トランジスタ２２及び２４の代わり
にｎチャネル・トランジスタ２２ｎ及び２４ｎをそれぞ
れ用いであるという点を除き、第３ａ図の回路と同じで
ある。ここでは、ｎチャネル・トランジスタ２２ｎ及び
２４ｎはｎチャネル・トランジスタ８及び１２に対する
衝撃を防止し、他方、抵抗Ｒ１及びＲ２はｐチャネル・
トランジスタ６及び１０に対する衝撃を防止する。
路は、ｐチャネル・トランジスタ２２及び２４の代わり
にｎチャネル・トランジスタ２２ｎ及び２４ｎをそれぞ
れ用いであるという点を除き、第３ａ図の回路と同じで
ある。ここでは、ｎチャネル・トランジスタ２２ｎ及び
２４ｎはｎチャネル・トランジスタ８及び１２に対する
衝撃を防止し、他方、抵抗Ｒ１及びＲ２はｐチャネル・
トランジスタ６及び１０に対する衝撃を防止する。
この回路は、ＷＲＩＴＥが、低レベル側を高レベルにな
らしめることによって達成されるときに、最大の利点を
持つ。
らしめることによって達成されるときに、最大の利点を
持つ。
本発明の第７の実施例を第４ａ図に示す。第４ａ図の回
路は、ｎチャネル・トランジスタ３ｏが追加され、抵抗
Ｒ２が除去されているという点を除き、第３ｂ図の回路
と同じである。トランジスタ３０のゲートはトランジス
タ６及び８のゲートと共通である。また、ｎチャネル・
トランジスタ３２が追加され、抵抗Ｒ１が除去されてい
る。トランジスタ３２のゲートはトランジスタ１０およ
び１２のゲートと共通である。単一インバータ４または
５内の両方のｎチャネル・トランジスタに対する同時衝
撃の確率が低いので、ｎチャネル装置に対するエネルギ
ー粒子衝撃によって主とじて生スるシングル・イベント
・アップセントからの更に大きい保護が提供される。
路は、ｎチャネル・トランジスタ３ｏが追加され、抵抗
Ｒ２が除去されているという点を除き、第３ｂ図の回路
と同じである。トランジスタ３０のゲートはトランジス
タ６及び８のゲートと共通である。また、ｎチャネル・
トランジスタ３２が追加され、抵抗Ｒ１が除去されてい
る。トランジスタ３２のゲートはトランジスタ１０およ
び１２のゲートと共通である。単一インバータ４または
５内の両方のｎチャネル・トランジスタに対する同時衝
撃の確率が低いので、ｎチャネル装置に対するエネルギ
ー粒子衝撃によって主とじて生スるシングル・イベント
・アップセントからの更に大きい保護が提供される。
本発明の第８の実施例を第４ｂ図に示す。この回路は第
４ａ図の回路に類似しており、トランジスタ２２及び２
４は、位置及び参照番号が互いに入れ代わっている。ト
ランジスタの参照番号「２２」を「２４」と、及び「２
４」を「２２」と置き代えれば、第４ａ図の回路の動作
についての説明は第４ｂ図の回路の動作に実質的に当て
はまる。
４ａ図の回路に類似しており、トランジスタ２２及び２
４は、位置及び参照番号が互いに入れ代わっている。ト
ランジスタの参照番号「２２」を「２４」と、及び「２
４」を「２２」と置き代えれば、第４ａ図の回路の動作
についての説明は第４ｂ図の回路の動作に実質的に当て
はまる。
本発明の第９の実施例においては、第４ａ図の実施例に
対し、トランジスタ２４のゲートが、トランジスタ２２
のドレイン／ソース及びインバータ５の入力端子にでは
なしに、インバータ４の入力端子に接続される。
対し、トランジスタ２４のゲートが、トランジスタ２２
のドレイン／ソース及びインバータ５の入力端子にでは
なしに、インバータ４の入力端子に接続される。
第４ａ図及び第４ｂ図の実施例においては、トランジス
タ８をトランジスタ３０がら空間的に分離させることに
より、及びトランジスタ１０をトランジスタ３２がら空
間的に分離させることにより、ＳＥＵの発生し易さが一
層減少する。これを行なうための一つの方法を第４ｃ図
に示す。第４Ｃ図においては、第４ｂ図に示す回路を構
成するために用いられる複数の重畳した光蝕刻法用マス
クの相対位置を示しである。第４ｃ図には、第４ｂ図の
左半分にある素子の部分を示しである。トランジスタ２
２．６．８及び３０の共通ゲートを破線で示してあり、
これらトランジスタの相対位置を示す該トランジスタの
参照番号をも示しである。トランジスタ８及び３０は互
いにほぼ直角に間隔を置いている。しかし、この配置は
単に例として示したものであり、これらトランジスタの
分離及び図示の回路の他の素子の配置のためには他の多
数のやり方がある。
タ８をトランジスタ３０がら空間的に分離させることに
より、及びトランジスタ１０をトランジスタ３２がら空
間的に分離させることにより、ＳＥＵの発生し易さが一
層減少する。これを行なうための一つの方法を第４ｃ図
に示す。第４Ｃ図においては、第４ｂ図に示す回路を構
成するために用いられる複数の重畳した光蝕刻法用マス
クの相対位置を示しである。第４ｃ図には、第４ｂ図の
左半分にある素子の部分を示しである。トランジスタ２
２．６．８及び３０の共通ゲートを破線で示してあり、
これらトランジスタの相対位置を示す該トランジスタの
参照番号をも示しである。トランジスタ８及び３０は互
いにほぼ直角に間隔を置いている。しかし、この配置は
単に例として示したものであり、これらトランジスタの
分離及び図示の回路の他の素子の配置のためには他の多
数のやり方がある。
本発明の第１０の実施例を第４ｄ図に示す。第４ｄ図の
回路においては、ｎチャネル・トランジスタ２２ｎ及び
２４ｎは交差結合状に接続されており、ｐチャネル・ト
ランジスタ３０ｐ及び３２ｐは関連のインバータのｐチ
ャネル・トランジスタと直列接続されている。第４ｄ図
は、第４ｂ図のｎチャネルの場合である。
回路においては、ｎチャネル・トランジスタ２２ｎ及び
２４ｎは交差結合状に接続されており、ｐチャネル・ト
ランジスタ３０ｐ及び３２ｐは関連のインバータのｐチ
ャネル・トランジスタと直列接続されている。第４ｄ図
は、第４ｂ図のｎチャネルの場合である。
本発明の第１１の実施例を含む集積回路を第５ａ図に示
す。最適ＳＥＵ硬さのために、この回路は絶縁体上に作
られており（バルク状半導体材料上に作ることもできる
が）、従って、絶縁物上シリコン（Ｓｏｌ）装置と分類
することができる。
す。最適ＳＥＵ硬さのために、この回路は絶縁体上に作
られており（バルク状半導体材料上に作ることもできる
が）、従って、絶縁物上シリコン（Ｓｏｌ）装置と分類
することができる。
しかし、バルク上に作る場合には、交差結合内の装置を
バルクから離隔させるならば、はぼ完全な利益が得られ
る。第５ａ図に示す回路は、ｐチャネル・トランジスタ
２２及び２４が、一つのインバータのゲートに接続する
関連の交差結合線を横切って他のインバータのドレイン
に接続されているという点を除き、第１ｂ図の回路と同
じである。
バルクから離隔させるならば、はぼ完全な利益が得られ
る。第５ａ図に示す回路は、ｐチャネル・トランジスタ
２２及び２４が、一つのインバータのゲートに接続する
関連の交差結合線を横切って他のインバータのドレイン
に接続されているという点を除き、第１ｂ図の回路と同
じである。
トランジスタ２２の本体はノードＳ２に接続されており
、トランジスタ２４の本体はノードＳ１に接続されてい
る。また、トランジスタ２２のゲートはトランジスタ６
のゲートと共通であり、トランジスタ２４のゲートはト
ランジスタ１０のゲートと共通である。
、トランジスタ２４の本体はノードＳ１に接続されてい
る。また、トランジスタ２２のゲートはトランジスタ６
のゲートと共通であり、トランジスタ２４のゲートはト
ランジスタ１０のゲートと共通である。
第５ａ図の回路の動作の一例を次に示す。トランジスタ
２２のゲートによって形成される一つのプレート及びノ
ードＳ２への本体接続を含む第２のプレートを具備する
コンデンサが存在する。従って、ノードＳ２におけるエ
ネルギー粒子発生電荷よってノードＳ２における電圧変
化を生じさせるエネルギー粒子の結果、先ず、はぼ等量
の変化がトランジスタ２２のゲートに生ずる。同様に、
トランジスタ２４のゲートは、トランジスタ２４のゲー
トによって形成される一つのプレート及びノードＳｌへ
の本体接続を含む第２のプレートを具備するコンデンサ
内のノードＳ１におけるエネルギー粒子発生電圧変化に
同様に応答する。
２２のゲートによって形成される一つのプレート及びノ
ードＳ２への本体接続を含む第２のプレートを具備する
コンデンサが存在する。従って、ノードＳ２におけるエ
ネルギー粒子発生電荷よってノードＳ２における電圧変
化を生じさせるエネルギー粒子の結果、先ず、はぼ等量
の変化がトランジスタ２２のゲートに生ずる。同様に、
トランジスタ２４のゲートは、トランジスタ２４のゲー
トによって形成される一つのプレート及びノードＳｌへ
の本体接続を含む第２のプレートを具備するコンデンサ
内のノードＳ１におけるエネルギー粒子発生電圧変化に
同様に応答する。
ノードＳ２はノードＳ１よりも高い電位にあり、メモリ
・セル２は２進１に対応する論理高レベルを記憶してい
るものとする。トランジスタ６．１２および７２はオン
となっており、トランジスタ８．１０及び２４はオフと
なっている。しかし、トランジスタ２４は、トランジス
タ２４の構造によって提供されるゲーテッド・ダイオー
ドを介してインバータ４と５との間に帰還路を提供する
ことができる。これについては後で説明する。トランジ
スタ８の本体が重イオンのような臨界的電荷発生エネル
ギー粒子によって衝撃されると、ノードＳ２は電圧降下
し始める。コンデンサ結合を介して、これはノードＳ３
における電圧を低下させる。従って、ノードＳ３におけ
るこの低い電圧に応答して、トランジスタ６はより強く
ターンオンし、ノードＳ２における電圧を上昇させ、セ
ル２がその論理状態を保持することを許す。電荷発生エ
ネルギー粒子がトランジスタ１０の本体を衝撃したとす
ると、ノードＳ１は電圧が上昇する。しかし、これはノ
ードＳ４における電圧を上昇させてトランジスタ１２を
より強くターンオンさせ、これにより、セル２が衝撃か
ら回復することを可能ならしめる。同様に、セル２が０
を記憶しており、ノードＳ１がノードＳ２よりも高い電
圧にあるとすると（トランジスタ８．１０及び２４はオ
ンとなっており、トランジスタ６．１２及び２２はオフ
となっている）、エネルギー粒子がトランジスタ１２の
本体を衝撃すると、ノードＳ１は電圧低下し始める。こ
れは、トランジスタ２２のゲート及びトランジスタ２４
のノードＳ１におけるソース／ドレインによって形成さ
れるコンデンサのノードＳ４における電圧を低下させる
。ノードＳ４における低下した電圧に応答して、トラン
ジスタ１０はより強くターンオンしてノードＳ１におけ
る電圧を上昇させ、このようにしてセル２の論理状態を
保持する。トランジスタ２４の場合のように、トランジ
スタ２２は、トランジスタ２２の構造によって提供され
るゲーテッド・ダイオード構造によってインバータ４と
５との間に帰還路を提供することができる。これについ
ては後で説明する。トランジスタ６の本体が電荷発生粒
子によって衝撃されると、ノードＳ２は電圧が上昇する
。しかし、これはノードＳ３における電圧を上昇させる
。従って、トランジスタ８がターンオフしてノードＳ２
から電荷を流出させ、これにより、メモリ・セル２が衝
撃から回復することを可能ならしめる。
・セル２は２進１に対応する論理高レベルを記憶してい
るものとする。トランジスタ６．１２および７２はオン
となっており、トランジスタ８．１０及び２４はオフと
なっている。しかし、トランジスタ２４は、トランジス
タ２４の構造によって提供されるゲーテッド・ダイオー
ドを介してインバータ４と５との間に帰還路を提供する
ことができる。これについては後で説明する。トランジ
スタ８の本体が重イオンのような臨界的電荷発生エネル
ギー粒子によって衝撃されると、ノードＳ２は電圧降下
し始める。コンデンサ結合を介して、これはノードＳ３
における電圧を低下させる。従って、ノードＳ３におけ
るこの低い電圧に応答して、トランジスタ６はより強く
ターンオンし、ノードＳ２における電圧を上昇させ、セ
ル２がその論理状態を保持することを許す。電荷発生エ
ネルギー粒子がトランジスタ１０の本体を衝撃したとす
ると、ノードＳ１は電圧が上昇する。しかし、これはノ
ードＳ４における電圧を上昇させてトランジスタ１２を
より強くターンオンさせ、これにより、セル２が衝撃か
ら回復することを可能ならしめる。同様に、セル２が０
を記憶しており、ノードＳ１がノードＳ２よりも高い電
圧にあるとすると（トランジスタ８．１０及び２４はオ
ンとなっており、トランジスタ６．１２及び２２はオフ
となっている）、エネルギー粒子がトランジスタ１２の
本体を衝撃すると、ノードＳ１は電圧低下し始める。こ
れは、トランジスタ２２のゲート及びトランジスタ２４
のノードＳ１におけるソース／ドレインによって形成さ
れるコンデンサのノードＳ４における電圧を低下させる
。ノードＳ４における低下した電圧に応答して、トラン
ジスタ１０はより強くターンオンしてノードＳ１におけ
る電圧を上昇させ、このようにしてセル２の論理状態を
保持する。トランジスタ２４の場合のように、トランジ
スタ２２は、トランジスタ２２の構造によって提供され
るゲーテッド・ダイオード構造によってインバータ４と
５との間に帰還路を提供することができる。これについ
ては後で説明する。トランジスタ６の本体が電荷発生粒
子によって衝撃されると、ノードＳ２は電圧が上昇する
。しかし、これはノードＳ３における電圧を上昇させる
。従って、トランジスタ８がターンオフしてノードＳ２
から電荷を流出させ、これにより、メモリ・セル２が衝
撃から回復することを可能ならしめる。
トランジスタ２２および２４は追加のＲＣ時定数遅延を
提供し、これは、帰還機構がメモリ・セル２をフリップ
状態にランチする前にメモリ・セルが電荷発生エネルギ
ー粒子の衝撃から回復することを可能ならしめる。
提供し、これは、帰還機構がメモリ・セル２をフリップ
状態にランチする前にメモリ・セルが電荷発生エネルギ
ー粒子の衝撃から回復することを可能ならしめる。
第５ｂ図は本発明の第１２の実施例を示すものである。
この回路は、次の点を除き、第５ａ図の回路と同じであ
る。即ち、トランジスタ２２の一つのドレイン／ソース
はインバータ４の共通ゲートに接続され、該インバータ
の他のドレイン／ソースはインバータ５の共通ゲートに
接続されているという点、トランジスタ２２のゲートは
インバータ４の共通ドレインに接続されているという点
、トランジスタ２４の一つのドレイン／ソースはインバ
ータ５の共通ゲートに接続され、該トランジスタの他の
ドレイン／ソースはインバータ４の共通ゲートに接続さ
れているという点、トランジスタ２２の本体はノードＳ
１に接続されているという点、トランジスタ２４の本体
はノードＳ２に接続されているという点、及びトランジ
スタ２４のゲートはインバータ５の共通ドレインに接続
されているという点である。
る。即ち、トランジスタ２２の一つのドレイン／ソース
はインバータ４の共通ゲートに接続され、該インバータ
の他のドレイン／ソースはインバータ５の共通ゲートに
接続されているという点、トランジスタ２２のゲートは
インバータ４の共通ドレインに接続されているという点
、トランジスタ２４の一つのドレイン／ソースはインバ
ータ５の共通ゲートに接続され、該トランジスタの他の
ドレイン／ソースはインバータ４の共通ゲートに接続さ
れているという点、トランジスタ２２の本体はノードＳ
１に接続されているという点、トランジスタ２４の本体
はノードＳ２に接続されているという点、及びトランジ
スタ２４のゲートはインバータ５の共通ドレインに接続
されているという点である。
第５ｂ図の回路の動作の一例を次に説明する。
ノードＳ２はノードＳ１よりも高電位にあり、メモリ・
セル２は２進１に対応する論理高レベルを記憶している
ものとする。トランジスタ８及び２２はオフとなり、ト
ランジスタ６はオンとなっている。トランジスタ８の本
体が重イオンのようなエネルギー粒子によって衝撃され
ると、ノードＳ２は電圧が低下し始める。容量性結合が
ノードＳ３における電圧を低下させる。従ってトランジ
スタ６は更に強くターンオンする。従って、ノードＳ２
は電圧が上昇し、メモリ・セル２が衝撃から回復するこ
とを可能ならしめる。トランジスタ１０の本体が電荷発
生エネルギー粒子によって衝撃されると、ノードＳ１が
電圧上昇する。これに対応してノードＳ４における電圧
が上昇させられ、トランジスタ１２を更に強（ターンオ
ンさせる。
セル２は２進１に対応する論理高レベルを記憶している
ものとする。トランジスタ８及び２２はオフとなり、ト
ランジスタ６はオンとなっている。トランジスタ８の本
体が重イオンのようなエネルギー粒子によって衝撃され
ると、ノードＳ２は電圧が低下し始める。容量性結合が
ノードＳ３における電圧を低下させる。従ってトランジ
スタ６は更に強くターンオンする。従って、ノードＳ２
は電圧が上昇し、メモリ・セル２が衝撃から回復するこ
とを可能ならしめる。トランジスタ１０の本体が電荷発
生エネルギー粒子によって衝撃されると、ノードＳ１が
電圧上昇する。これに対応してノードＳ４における電圧
が上昇させられ、トランジスタ１２を更に強（ターンオ
ンさせる。
従って、セル２は衝撃から回復することができる。
同様に、セル２が論理低レベルを記憶しており、Ｓｌ−
が３２よりも高電圧になっていると（トランジスタ８．
１０及び２２はオンとなっており、トランジスタ６．１
２及び２４はオフとなっている）とすると、臨界的電荷
発生エネルギー粒子がトランジスタ１２の本体を衝撃す
ると、ノードＳ１は電圧降下し始める。ノードＳ１の電
圧が十分に低（なると、トランジスタ２４がターンオン
し、トランジスタｌＯを一緒にターンオンさせる。従っ
て、ノードＳ１における電圧が上昇し、セル２は回復可
能となる。トランジスタ６の本体が電荷発生エネルギー
粒子によって衝撃されると、ノードＳ２が電圧上昇し、
ノードＳ３を対応的に電圧上昇させる。これにより、ト
ランジスタ８は強（ターンオンさせられ、加えられた電
荷をノードＳ２から流出させる。従って、セル２は衝撃
から回復する。
が３２よりも高電圧になっていると（トランジスタ８．
１０及び２２はオンとなっており、トランジスタ６．１
２及び２４はオフとなっている）とすると、臨界的電荷
発生エネルギー粒子がトランジスタ１２の本体を衝撃す
ると、ノードＳ１は電圧降下し始める。ノードＳ１の電
圧が十分に低（なると、トランジスタ２４がターンオン
し、トランジスタｌＯを一緒にターンオンさせる。従っ
て、ノードＳ１における電圧が上昇し、セル２は回復可
能となる。トランジスタ６の本体が電荷発生エネルギー
粒子によって衝撃されると、ノードＳ２が電圧上昇し、
ノードＳ３を対応的に電圧上昇させる。これにより、ト
ランジスタ８は強（ターンオンさせられ、加えられた電
荷をノードＳ２から流出させる。従って、セル２は衝撃
から回復する。
第５ａ図の回路におけるように、トランジスタ２２及び
２４は、第５ａ図について前に説明した追加のＲＣ遅延
及び帰還路を提供する。
２４は、第５ａ図について前に説明した追加のＲＣ遅延
及び帰還路を提供する。
第５ａ図及び第５ｂ図に示す回路は、いずれも、メモリ
書込みサイクルを実質的に遅くすることなしに低下した
ＳＥＵを与える。また、第５ａ図及び第５ｂ図のトラン
ジスタ２２または２４においてチャネルが反転してもま
たは累積しても、ＳＥＵ保護のために比較的高いキャパ
シタンスが存在する。
書込みサイクルを実質的に遅くすることなしに低下した
ＳＥＵを与える。また、第５ａ図及び第５ｂ図のトラン
ジスタ２２または２４においてチャネルが反転してもま
たは累積しても、ＳＥＵ保護のために比較的高いキャパ
シタンスが存在する。
トランジスタ２２のゲーテッド・ダイオード構造を第６
ａ図に示す。図はこの構造の上面図である。トランジス
タ２２のゲートＧ（破線で示す）はポリシリコン（また
は金属）で形成されており、トランジスタ６及び８のゲ
ートと共通になっている。Ｐ生型及びｎ小型の半導体領
域にはそれぞれｐ十及びｎ十記号を付しである。トラン
ジスタ６のソースにはＶｃｃの記号を付し、トランジス
タ８のソースにはＶｓｓの記号を付し、両方のソースが
それぞれの電位を示すようにしである。トランジスタ２
２のソース／ドレイン領域にはＳ／Ｄの記号を付しであ
る。トランジスタ２２がオンとなると（ゲート電圧は低
）、該トランジスタは典型的な電界効果トランジスタと
して働く。しかし、トランジスタ２２がオフとなると（
ゲート電圧は高）、該トランジスタはゲーテッド・ダイ
オードとして働き、メモリ・セルの交差結合インバータ
構造内に電圧を保持するようになる。即ち、主として、
ゲートＧの下のｐ十半導体領域ｐ＋からｎ十半導体領域
ｎ＋までの帰還のための通路はダイオード機能によって
提供される。共通ノード（第５ａ図に示すノードＳ２の
ような）を形成するために、相隣るｎ十領域及びｐ＋領
領域ケイ化物で接続する。第５ａ図について説明すると
、トランジスタ２４の構造はトランジスタ ２２と同様
であり、参照番号を、トランジスタ６をｌＯに、トラン
ジスタ２２を２４に、トランジスタ８を１２に付は代え
れば解る。第６ｂ図はトランジスタ２２及び２４の断面
図であり、強くドープされたｎ型領域ｎ＋（大濃度のド
ナー）を示している。このｎ型領域は、強くドープされ
たｐ十領域ｐ＋（大濃度のアクセプタ）の付き合わせで
ケイ化物となる。
ａ図に示す。図はこの構造の上面図である。トランジス
タ２２のゲートＧ（破線で示す）はポリシリコン（また
は金属）で形成されており、トランジスタ６及び８のゲ
ートと共通になっている。Ｐ生型及びｎ小型の半導体領
域にはそれぞれｐ十及びｎ十記号を付しである。トラン
ジスタ６のソースにはＶｃｃの記号を付し、トランジス
タ８のソースにはＶｓｓの記号を付し、両方のソースが
それぞれの電位を示すようにしである。トランジスタ２
２のソース／ドレイン領域にはＳ／Ｄの記号を付しであ
る。トランジスタ２２がオンとなると（ゲート電圧は低
）、該トランジスタは典型的な電界効果トランジスタと
して働く。しかし、トランジスタ２２がオフとなると（
ゲート電圧は高）、該トランジスタはゲーテッド・ダイ
オードとして働き、メモリ・セルの交差結合インバータ
構造内に電圧を保持するようになる。即ち、主として、
ゲートＧの下のｐ十半導体領域ｐ＋からｎ十半導体領域
ｎ＋までの帰還のための通路はダイオード機能によって
提供される。共通ノード（第５ａ図に示すノードＳ２の
ような）を形成するために、相隣るｎ十領域及びｐ＋領
領域ケイ化物で接続する。第５ａ図について説明すると
、トランジスタ２４の構造はトランジスタ ２２と同様
であり、参照番号を、トランジスタ６をｌＯに、トラン
ジスタ２２を２４に、トランジスタ８を１２に付は代え
れば解る。第６ｂ図はトランジスタ２２及び２４の断面
図であり、強くドープされたｎ型領域ｎ＋（大濃度のド
ナー）を示している。このｎ型領域は、強くドープされ
たｐ十領域ｐ＋（大濃度のアクセプタ）の付き合わせで
ケイ化物となる。
図にはまた、本体領域ｎ−及びソース／ドレイン領域ｐ
＋が示されている。ソース／ドレイン領域ｐ十及びモー
ト領域ｎを具備するｐ−ｎダイオードＤが形成される。
＋が示されている。ソース／ドレイン領域ｐ十及びモー
ト領域ｎを具備するｐ−ｎダイオードＤが形成される。
従って、ダイオードＤのカソードが十分に低い電圧にな
ると、電流が領域ｐ＋から隣のｎ十及びｐ＋のケイ化物
化領域へ流れる。
ると、電流が領域ｐ＋から隣のｎ十及びｐ＋のケイ化物
化領域へ流れる。
即ち、例えば、第５ａ図について説明すると、ノードＳ
２における論理電圧が低くなると、ノードＳ３が高レベ
ルであっても、ノードＳ４を低レベルにならしめる。
２における論理電圧が低くなると、ノードＳ３が高レベ
ルであっても、ノードＳ４を低レベルにならしめる。
第５ａ図、第５ｂ図及び第５ａ図に示す本体接点Ｂ（ゲ
ート、ソース及びドレインの外側の基体部分に関する本
体）はトランジスタ２２及び２４の反対のソース／ドレ
イン領域に配置してあってもよいものである。この変形
は特別のキャパシタンス上の利点を与えるが、そのダイ
オード作用は、トランジスタ２２及び２４がオフとなる
と、交差結合を保持しない。
ート、ソース及びドレインの外側の基体部分に関する本
体）はトランジスタ２２及び２４の反対のソース／ドレ
イン領域に配置してあってもよいものである。この変形
は特別のキャパシタンス上の利点を与えるが、そのダイ
オード作用は、トランジスタ２２及び２４がオフとなる
と、交差結合を保持しない。
本発明の第１３の実施例を第７図に示す、この実施例に
おいてはメモリ・セルの速度は高くなるが、ＳＥＵ保護
は第６ａ図の実施例よりも若干少ない。第７図の構造は
、相隣るｎ＋及びｐ＋の領域がトランジスタ２２のソー
ス／ドレイン領域の両方に追加されているという点を除
き、第６ａ図の構造と同じである。同様に、相隣るｎ十
及びｐ＋の領域を、第５ａ図及び第５ｂ図のトランジス
タ２４のソース／ドレイン領域の両方に追加することも
できる。
おいてはメモリ・セルの速度は高くなるが、ＳＥＵ保護
は第６ａ図の実施例よりも若干少ない。第７図の構造は
、相隣るｎ＋及びｐ＋の領域がトランジスタ２２のソー
ス／ドレイン領域の両方に追加されているという点を除
き、第６ａ図の構造と同じである。同様に、相隣るｎ十
及びｐ＋の領域を、第５ａ図及び第５ｂ図のトランジス
タ２４のソース／ドレイン領域の両方に追加することも
できる。
第８図の配置は光蝕刻マスクの複数の部分の重ね合せを
示し、メモリ・セル及びこれに関連の素子の物理的配置
の一例を示すものである。従って、第８図は、第５ａ図
に示されているものに関係するマスク部分を示すもので
ある。ピント線ＢＬ及びＢＬ、に対する位置は、トラン
ジスタ１４及び１６の２つのソース／ドレイン領域Ｓ／
Ｄのうちの一つにそれぞれ隣接している。トランジスタ
１４及び１６に対する共通ゲートの位置を語線Ｗして示
す。他の選定されたゲート位置には参照記号Ｇを付しで
ある。トランジスタ８及び１０の位置を接点領域Ｖｓｓ
（この位置に対する第５ａ図における電圧Ｖｓｓに対応
）の回りに示し、トランジスタ６及び１０の位置を接点
領域Ｖｃｃ（この位置に対する第５ａ図における電圧Ｖ
ｃｃに対応）の回りに示しである。ｐ型半導体領域には
斜線を付しである。トランジスタ２２及び２４の位置が
示されており、その各々はそのｐ型頭域及び隣接のｎ型
頭域ｎの位置を含んでいる。基盤縞状領域は、ケイ化物
のような局所相互接続によってノードＳ３及びＳ４に接
続された領域の位置を示す。トランジスタ２２及び２４
はエンハンスメント・ｐチャネル・トランジスタであっ
てよい。従って、メモリ・セルを作る場合にその形成の
ために追加の工程またはマスク・ステップは不要であり
、しかもなお、そのチャネル内に高い抵抗が存在する。
示し、メモリ・セル及びこれに関連の素子の物理的配置
の一例を示すものである。従って、第８図は、第５ａ図
に示されているものに関係するマスク部分を示すもので
ある。ピント線ＢＬ及びＢＬ、に対する位置は、トラン
ジスタ１４及び１６の２つのソース／ドレイン領域Ｓ／
Ｄのうちの一つにそれぞれ隣接している。トランジスタ
１４及び１６に対する共通ゲートの位置を語線Ｗして示
す。他の選定されたゲート位置には参照記号Ｇを付しで
ある。トランジスタ８及び１０の位置を接点領域Ｖｓｓ
（この位置に対する第５ａ図における電圧Ｖｓｓに対応
）の回りに示し、トランジスタ６及び１０の位置を接点
領域Ｖｃｃ（この位置に対する第５ａ図における電圧Ｖ
ｃｃに対応）の回りに示しである。ｐ型半導体領域には
斜線を付しである。トランジスタ２２及び２４の位置が
示されており、その各々はそのｐ型頭域及び隣接のｎ型
頭域ｎの位置を含んでいる。基盤縞状領域は、ケイ化物
のような局所相互接続によってノードＳ３及びＳ４に接
続された領域の位置を示す。トランジスタ２２及び２４
はエンハンスメント・ｐチャネル・トランジスタであっ
てよい。従って、メモリ・セルを作る場合にその形成の
ために追加の工程またはマスク・ステップは不要であり
、しかもなお、そのチャネル内に高い抵抗が存在する。
このような状況になっているのでＳＥＵに対して更に硬
くなったメモリ・セルが作られる。
くなったメモリ・セルが作られる。
例えば第６ａ図に示すものに関係するトランジスタ２２
及び２４を作るための製作工程を第９ａ図ないし第９ｅ
図について次に概略説明する。アニーリング・ステップ
及び他の雑多な細部は省略する。これは、以下の説明を
読めば当業者には明かに解る。図は製作の種々の段階に
おけるトランジスタ構造の断面図である。第９ａ図に示
すような、絶縁物５４（即ち、二酸化シリコン）上にシ
リコン５２がある構造で出発し、第９ｂ図に示すように
メサをエツチングする。そこで、軽いドナーｎ−を打ち
込む（矢印で示す）。次に、酸化物層５６を成長させる
。次に、ポリシリコン・ゲート５８を堆積させて酸化物
層５６に沿ってパターン付けする。次に、強くマスクし
たドナー打込みを行なう（打込みを示す矢印の下のｎ
＋ 領域）。
及び２４を作るための製作工程を第９ａ図ないし第９ｅ
図について次に概略説明する。アニーリング・ステップ
及び他の雑多な細部は省略する。これは、以下の説明を
読めば当業者には明かに解る。図は製作の種々の段階に
おけるトランジスタ構造の断面図である。第９ａ図に示
すような、絶縁物５４（即ち、二酸化シリコン）上にシ
リコン５２がある構造で出発し、第９ｂ図に示すように
メサをエツチングする。そこで、軽いドナーｎ−を打ち
込む（矢印で示す）。次に、酸化物層５６を成長させる
。次に、ポリシリコン・ゲート５８を堆積させて酸化物
層５６に沿ってパターン付けする。次に、強くマスクし
たドナー打込みを行なう（打込みを示す矢印の下のｎ
＋ 領域）。
次に、強くマスクしたアクセプタ打込みをｎ十領域に隣
接して行い、２つのソース／ドレイン領域を形成する（
打込みを示す矢印の下のｐ−ＩＮ域）。
接して行い、２つのソース／ドレイン領域を形成する（
打込みを示す矢印の下のｐ−ＩＮ域）。
このソース／ドレイン領域の一方は示してない。
チタン（図示せず）をｎ十及びｐ＋の相隣る領域上にス
パツクし、窒素雰囲気内で焼結して、ｎ＋及びｐ＋ｅｌ
域間にケイ化チタン接続部（図示せず）を形成し、共通
ノードを形成する。
パツクし、窒素雰囲気内で焼結して、ｎ＋及びｐ＋ｅｌ
域間にケイ化チタン接続部（図示せず）を形成し、共通
ノードを形成する。
メモリ・セル内のスペースを節約するため、前述の実施
例の交差結合内のトランジスタは金属酸化物半導体（Ｍ
ＯＳ））ランジスタである。
例の交差結合内のトランジスタは金属酸化物半導体（Ｍ
ＯＳ））ランジスタである。
本発明の第１４の実施例を含む集積回路を第１０ａ図に
示す、最適硬さのため、この回路は絶縁物上に作製され
ており（バルク状半導体材料上に作ることもできるが）
、従ってＳｏｌ装置として分類される。少なくとも、交
差結合内の装置を、スタック状ポリシリコン・トランジ
スタについて行なわれるように、バルクから離隔させれ
ば、格別の利益が得られる。第３ａ図の回路は、ｐチャ
ネル・トランジスタ２２及び２４が、一つのインバータ
のゲートを他のインバータのドレインに接続している関
連の交差結合線を横切って接続されているという点を除
けば、第１ｂ図の回路と同じである。トランジスタ２２
のゲートはトランジスタ２４のソース／ドレインに接続
され、トランジスタ２４のゲートはトランジスタ２２の
ソース／ドレインに接続されている。
示す、最適硬さのため、この回路は絶縁物上に作製され
ており（バルク状半導体材料上に作ることもできるが）
、従ってＳｏｌ装置として分類される。少なくとも、交
差結合内の装置を、スタック状ポリシリコン・トランジ
スタについて行なわれるように、バルクから離隔させれ
ば、格別の利益が得られる。第３ａ図の回路は、ｐチャ
ネル・トランジスタ２２及び２４が、一つのインバータ
のゲートを他のインバータのドレインに接続している関
連の交差結合線を横切って接続されているという点を除
けば、第１ｂ図の回路と同じである。トランジスタ２２
のゲートはトランジスタ２４のソース／ドレインに接続
され、トランジスタ２４のゲートはトランジスタ２２の
ソース／ドレインに接続されている。
第１０ａ図の回路の動作の一例を次に説明する。
デプレション・モード・トランジスタ２２．２４のｐチ
ャネル性により、そのコンダクタンスは負ゲート対ソー
ス電圧とともに増加し、従って、メモリ・セルへの書込
みのための帰還機構は格別遅くならない。ノードＳ１が
当初は論理的高レーベルにあり、ノードＳ２が当初は論
理的低レベルにある場合に対しては、反対状態をセル２
に書き込もうとする時には、先ず、ノードＳ１を論理的
低レベルへ下げなければならない、この論理的低レベル
遷移は、殆どターンオン状態にあるトランジスタ２２を
通じてトランジスタ６及び８の共通ゲートへ伝えられる
。そこで、ノードＳ２は、トランジスタ６及び８のゲー
トにおける低電圧に応答して、その当初の論理的低レベ
ル状態から論理高レベル状態へ変化する。しかし、ノー
ドＳ２の低レベルから高レベルへの遷移はトランジスタ
２４を通じて伝えられ、そこで該トランジスタのゲート
はトランジスタ２４をより高い導電状Ｂ（論理的低レベ
ル）にあらしめる電圧になる。ＷＲＩＴＥは殆どターン
オン状態にあるトランジスタ２２及び２４を通じて行な
われるが、メモリ・セル２における帰還を保持する電圧
はトランジスタ２２及び２４を通り、該トランジスタの
一つは常により低い導電状ＩＣ，（ゲートが高レベル）
にある。或いはまた、この帰還は漏洩またはサブスレシ
ョルド電流によって保持され、これは、エンハンス・モ
ード・トランジスタまたはデプレシヨン・モード・トラ
ンジスタをトランジスタ２２及び２４として用いること
ができるということを意味する。
ャネル性により、そのコンダクタンスは負ゲート対ソー
ス電圧とともに増加し、従って、メモリ・セルへの書込
みのための帰還機構は格別遅くならない。ノードＳ１が
当初は論理的高レーベルにあり、ノードＳ２が当初は論
理的低レベルにある場合に対しては、反対状態をセル２
に書き込もうとする時には、先ず、ノードＳ１を論理的
低レベルへ下げなければならない、この論理的低レベル
遷移は、殆どターンオン状態にあるトランジスタ２２を
通じてトランジスタ６及び８の共通ゲートへ伝えられる
。そこで、ノードＳ２は、トランジスタ６及び８のゲー
トにおける低電圧に応答して、その当初の論理的低レベ
ル状態から論理高レベル状態へ変化する。しかし、ノー
ドＳ２の低レベルから高レベルへの遷移はトランジスタ
２４を通じて伝えられ、そこで該トランジスタのゲート
はトランジスタ２４をより高い導電状Ｂ（論理的低レベ
ル）にあらしめる電圧になる。ＷＲＩＴＥは殆どターン
オン状態にあるトランジスタ２２及び２４を通じて行な
われるが、メモリ・セル２における帰還を保持する電圧
はトランジスタ２２及び２４を通り、該トランジスタの
一つは常により低い導電状ＩＣ，（ゲートが高レベル）
にある。或いはまた、この帰還は漏洩またはサブスレシ
ョルド電流によって保持され、これは、エンハンス・モ
ード・トランジスタまたはデプレシヨン・モード・トラ
ンジスタをトランジスタ２２及び２４として用いること
ができるということを意味する。
トランジスタ６または１０が、インバータの出力端子に
おける論理状態を変化させる粒子によって衝撃されても
、各々が低導電状態にあるときのトランジスタ２２及び
２４のソース及びドレイン間の抵抗路によって交差結合
内に提供される追加の抵抗があるので、メモリ・セルは
衝撃から回復することができる。この追加の抵抗の効果
により、ＲＣ時定数遅延が増加し、従って、ＳＥＵ誘起
電圧変化の効果がメモリ２を通って伝播することを防止
する。キャパシタンスの効果及びオン装置を通る遅延の
ため、ｎチャネル装置上の衝撃に対しても、ＳＥＵ率が
かなり減少する。従って、本発明においてはＳＥＵ率が
全体的に減少する。本発明の追加の利点は、ＳＥＵ率減
少がＷＲＩＴＥ速度に実質的な影響を与えることなしに
提供されるということである。
おける論理状態を変化させる粒子によって衝撃されても
、各々が低導電状態にあるときのトランジスタ２２及び
２４のソース及びドレイン間の抵抗路によって交差結合
内に提供される追加の抵抗があるので、メモリ・セルは
衝撃から回復することができる。この追加の抵抗の効果
により、ＲＣ時定数遅延が増加し、従って、ＳＥＵ誘起
電圧変化の効果がメモリ２を通って伝播することを防止
する。キャパシタンスの効果及びオン装置を通る遅延の
ため、ｎチャネル装置上の衝撃に対しても、ＳＥＵ率が
かなり減少する。従って、本発明においてはＳＥＵ率が
全体的に減少する。本発明の追加の利点は、ＳＥＵ率減
少がＷＲＩＴＥ速度に実質的な影響を与えることなしに
提供されるということである。
第１０ｂ図は本発明の第１５の実施例を示すものである
。この回路は、トランジスタ２２及び２４の位置及び参
照番号を互いに取り替えれば、第３ａ図に示す回路と同
じである。第３ａ図の回路の動作についての説明は、ト
ランジスタの参照番号を、「２２」を「２４」に、及び
「２４」を「２２」に取り替えれば、第３ｂ図の回路の
動作に完全に当て嵌まる。
。この回路は、トランジスタ２２及び２４の位置及び参
照番号を互いに取り替えれば、第３ａ図に示す回路と同
じである。第３ａ図の回路の動作についての説明は、ト
ランジスタの参照番号を、「２２」を「２４」に、及び
「２４」を「２２」に取り替えれば、第３ｂ図の回路の
動作に完全に当て嵌まる。
本発明の第１６の実施例においては、第１０ｃ図に示す
ように、トランジスタ２４のゲートをインバータ４の入
力端子に接続する。
ように、トランジスタ２４のゲートをインバータ４の入
力端子に接続する。
第１１図は、前述したメモリ・セルを構成するための配
置を与える重畳光蝕刻マスタの部分を示すものである。
置を与える重畳光蝕刻マスタの部分を示すものである。
ゲート領域４０（斜線付した領域）は、モート領域４４
の上に延びるストラップ４２によって接続されている。
の上に延びるストラップ４２によって接続されている。
以上、本発明をその実施例について詳細に説明したが、
これは例として示したものであって本発明を限定するも
のではない。当業者には明らかなように、前述の本発明
実施例の細部についての種々の変更及び更に他の例の実
施が可能である。特に、メモリ・セルへの書込みが、低
レベル・ノードを高レベルへ持ちあげることによって行
われるならば、交差結合内の前述のｐチャネル・トラン
ジスタ２２及び２４の代わりにｎチャネル・トランジス
タを用いることができる。ＳＥＵに対する抵抗のための
要件としてメモリ・セルに着目したが、本発明はまた単
一ラッチのＳＥＵ感受性を減少させることに適用される
。また、ｎチャネル・トランジスタの代わりにｐチャネ
ル・トランジスタを用いることもできる。また、トラン
ジスタを、図示したＣＭＯＳインバータ・以外の種々の
インバータの交差結合に接続してもよい。即ち、特許請
求の範囲に記載のごとき本発明の精神及び真の範囲内で
種々の変更及び変形を行うことが可能である。
これは例として示したものであって本発明を限定するも
のではない。当業者には明らかなように、前述の本発明
実施例の細部についての種々の変更及び更に他の例の実
施が可能である。特に、メモリ・セルへの書込みが、低
レベル・ノードを高レベルへ持ちあげることによって行
われるならば、交差結合内の前述のｐチャネル・トラン
ジスタ２２及び２４の代わりにｎチャネル・トランジス
タを用いることができる。ＳＥＵに対する抵抗のための
要件としてメモリ・セルに着目したが、本発明はまた単
一ラッチのＳＥＵ感受性を減少させることに適用される
。また、ｎチャネル・トランジスタの代わりにｐチャネ
ル・トランジスタを用いることもできる。また、トラン
ジスタを、図示したＣＭＯＳインバータ・以外の種々の
インバータの交差結合に接続してもよい。即ち、特許請
求の範囲に記載のごとき本発明の精神及び真の範囲内で
種々の変更及び変形を行うことが可能である。
以上の記載に関連して、以下の各項を開示する。
１、一組の交差結合インバータを備え、前記組のインバ
ータは、各々がｎチャネル・トランジスタ及びｐチャネ
ル・トランジスタを含んでいる第１及び第２のインバー
タを含んでおり、前記ｎチャネル・トランジスタのゲー
トは前記ｐチャネル・トランジスタのゲートに接続され
ており、更に、 少なくとも一つの前記インバータの前記ｐチャネル・ト
ランジスタ及びｎチャネル・トランジスタのドレイン間
に接続された装置を備え、前記装置は前記ｐチャネル・
トランジスタ及びｎチャネル・トランジスタの前記ドレ
イン間に少なくとも或る選択されたレベルのインピーダ
ンスを提供することが可能であり、更に、前記インバー
タの交差結合に接続された１対のトランジスタを備え、
もって、選択されたノード相互間に存在する前記対のト
ランジスタを通るインピーダンス路を介してセル内の前
記選択されたノードにおける電圧変化を生じさせる際に
時間遅れを提供するようになっており、前記対の第１の
トランジスタのゲートは前記対の第２のトランジスタの
第１のソース／ドレインに接続されており、更に、前記
対の第２のトランジスタのゲートは前記第１のトランジ
スタの第１のソース／ドレインに接続されていることを
特徴とする双安定論理装置。
ータは、各々がｎチャネル・トランジスタ及びｐチャネ
ル・トランジスタを含んでいる第１及び第２のインバー
タを含んでおり、前記ｎチャネル・トランジスタのゲー
トは前記ｐチャネル・トランジスタのゲートに接続され
ており、更に、 少なくとも一つの前記インバータの前記ｐチャネル・ト
ランジスタ及びｎチャネル・トランジスタのドレイン間
に接続された装置を備え、前記装置は前記ｐチャネル・
トランジスタ及びｎチャネル・トランジスタの前記ドレ
イン間に少なくとも或る選択されたレベルのインピーダ
ンスを提供することが可能であり、更に、前記インバー
タの交差結合に接続された１対のトランジスタを備え、
もって、選択されたノード相互間に存在する前記対のト
ランジスタを通るインピーダンス路を介してセル内の前
記選択されたノードにおける電圧変化を生じさせる際に
時間遅れを提供するようになっており、前記対の第１の
トランジスタのゲートは前記対の第２のトランジスタの
第１のソース／ドレインに接続されており、更に、前記
対の第２のトランジスタのゲートは前記第１のトランジ
スタの第１のソース／ドレインに接続されていることを
特徴とする双安定論理装置。
２．１対のトランジスタの第１のトランジスタの第２の
ソース／ドレインは第１のインバータの入力端子に接続
され、前記対の前記第１のトランジスタの第１のソース
／ドレインは第２のインバータの出力端子に接続されて
いる第１項記載の双安定論理装置。
ソース／ドレインは第１のインバータの入力端子に接続
され、前記対の前記第１のトランジスタの第１のソース
／ドレインは第２のインバータの出力端子に接続されて
いる第１項記載の双安定論理装置。
３、 １対のトランジスタの第２のトランジスタの第２
のソース／ドレインは第２のインバータの入力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの出力端子に接続され
ている第２項記載の双安定論理装置。
のソース／ドレインは第２のインバータの入力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの出力端子に接続され
ている第２項記載の双安定論理装置。
４．１対のトランジスタの第１のトランジスタの第２の
ソース／ドレインは第１のインバータの出力端子に接続
され、前記対の前記第１のトランジスタの第１のソース
／ドレインは第２のインバータの入力端子に接続されて
いる第１項記載の双安定論理装置。
ソース／ドレインは第１のインバータの出力端子に接続
され、前記対の前記第１のトランジスタの第１のソース
／ドレインは第２のインバータの入力端子に接続されて
いる第１項記載の双安定論理装置。
５、 １対のトランジスタの第２のトランジスタの第２
のソース／ドレインは第２のインバータの出力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの入力端子に接続され
ている第４項記載の双安定論理装置。
のソース／ドレインは第２のインバータの出力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの入力端子に接続され
ている第４項記載の双安定論理装置。
６、電解効果トランジスタは金属酸化物半導体トランジ
スタである第１項記載の双安定論理装置。
スタである第１項記載の双安定論理装置。
７、 ｐチャネル・トランジスタ及びｎチャネル・ト
ランジスタのドレイン間に接続された装置は抵抗である
第１項記載の双安定論理装置。
ランジスタのドレイン間に接続された装置は抵抗である
第１項記載の双安定論理装置。
８、ｐチャネル・トランジスタ及びｎチャネル・トラン
ジスタのドレイン間に接続された装置はトランジスタで
ある第１項記載の双安定論理装置。
ジスタのドレイン間に接続された装置はトランジスタで
ある第１項記載の双安定論理装置。
９．１対のトランジスタはｐチャネル・トランジスタで
ある第１項記載の双安定論理装置。
ある第１項記載の双安定論理装置。
１０、 ｐチャネル・トランジスタ及びｎチャネル・
トランジスタのドレイン間に接続されたトランジスタは
ｎチャネル・トランジスタである第９項記載の双安定論
理装置。
トランジスタのドレイン間に接続されたトランジスタは
ｎチャネル・トランジスタである第９項記載の双安定論
理装置。
１１．１対のトランジスタはｎチャネル・トランジスタ
である第１項記載の双安定論理装置。
である第１項記載の双安定論理装置。
１２、 ９チヤネル・トランジスタ及びｎチャネル・ト
ランジスタのドレイン間に接続されたトランジスタはｐ
チャネル・トランジスタである第１１項記載の双安定論
理装置。
ランジスタのドレイン間に接続されたトランジスタはｐ
チャネル・トランジスタである第１１項記載の双安定論
理装置。
１３、第１及び第２のインバータと、
前記第１のインバータの入力端子から前記第２のインバ
ータの出力端子に並列接続された第１のトランジスタ及
び第１のダイオードとを備えて或る双安定論理状態装置
。
ータの出力端子に並列接続された第１のトランジスタ及
び第１のダイオードとを備えて或る双安定論理状態装置
。
１４、第２のインバータの入力端子から第１のインバー
タの出力端子に並列接続された第２のトランジスタ及び
第２のダイオードを更に備えている第１３項記載の双安
定論理状態装置。
タの出力端子に並列接続された第２のトランジスタ及び
第２のダイオードを更に備えている第１３項記載の双安
定論理状態装置。
１５、第１のダイオードは、前記第１のダイオードのア
ノードが第１のインバータの入力端子に接続され、前記
第１のダイオードのカソードが第２のインバータの出力
端子に接続されるように、前記第１及び第２のインバー
タに接続されている第１３項記載の双安定論理状態装置
。
ノードが第１のインバータの入力端子に接続され、前記
第１のダイオードのカソードが第２のインバータの出力
端子に接続されるように、前記第１及び第２のインバー
タに接続されている第１３項記載の双安定論理状態装置
。
１６、第１のトランジスタは本体領域を含んでおり、前
記本体領域は第１のインバータの出力端子に接続されて
いる第１３項記載の双安定論理状態装置。
記本体領域は第１のインバータの出力端子に接続されて
いる第１３項記載の双安定論理状態装置。
１７、第２のトランジスタは本体領域を含んでおり、前
記第２のトランジスタ前記本体領域は第２のインバータ
の出力端子に接続されている第１４項記載の双安定論理
状態装置。
記第２のトランジスタ前記本体領域は第２のインバータ
の出力端子に接続されている第１４項記載の双安定論理
状態装置。
１８、第１のトランジスタの第１のソース／ドレインは
、ｐ型半導体領域に当接するｎ型半導体領域を具備する
構造を含んでいる第１４項記載の双安定論理状態装置。
、ｐ型半導体領域に当接するｎ型半導体領域を具備する
構造を含んでいる第１４項記載の双安定論理状態装置。
１９、ｎ型及びｐ型の当接領域は導電材料で接続されて
いる第１８項記載の双安定論理状態装置。
いる第１８項記載の双安定論理状態装置。
２０、第２のトランジスタの第２のソース／ドレインは
、ｐ型半導体領域に当接するｎ型半導体領域を具備する
構造を含んでいる第１４項記載の双安定論理状態装置。
、ｐ型半導体領域に当接するｎ型半導体領域を具備する
構造を含んでいる第１４項記載の双安定論理状態装置。
２１、第２のソース／ドレインのｎ型及びｐ型の当接領
域は導電材料で接続されている第２０項記載の双安定論
理状態装置。
域は導電材料で接続されている第２０項記載の双安定論
理状態装置。
２２、第１及び第２のトランジスタはｐチャネル・トラ
ンジスタである第１４項記載の双安定論理状態装置。
ンジスタである第１４項記載の双安定論理状態装置。
２３、第１及び第２のトランジスタは金属酸化物半導体
トランジスタである第１４項記載の双安定論理状態装置
。
トランジスタである第１４項記載の双安定論理状態装置
。
２４、第１及び第２のトランジスタはｎチャネル・トラ
ンジスタである第１４項記載の双安定論理状態装置。
ンジスタである第１４項記載の双安定論理状態装置。
２５、装置は、絶縁物の上に横たわる半導体材料の薄膜
の上に形成されている第１３項記載の双安定論理状態装
置。
の上に形成されている第１３項記載の双安定論理状態装
置。
２６．１Ｍｉの交差結合インバータを備え、前記組のイ
ンバータは第１及び第２のインバータを含んでおり、更
に、 前記インバータの交差結合に接続された１対のトランジ
スタを備え、もって、選択されたノード相互間に存在す
る前記対のトランジスタを通るインピーダンス路を介し
てセル内の前記選択されたノードにおける電圧変化を生
じさせる際に時間遅れを提供するようになっており、前
記対の第１のトランジスタのゲートは前記対の第２のト
ランジスタの第１のソース／ドレインに接続されており
、更に、前記対の第２のトランジスタのゲートは前記第
１のトランジスタの第１のソース／ドレインに接続され
ていることを特徴とする双安定論理装置。
ンバータは第１及び第２のインバータを含んでおり、更
に、 前記インバータの交差結合に接続された１対のトランジ
スタを備え、もって、選択されたノード相互間に存在す
る前記対のトランジスタを通るインピーダンス路を介し
てセル内の前記選択されたノードにおける電圧変化を生
じさせる際に時間遅れを提供するようになっており、前
記対の第１のトランジスタのゲートは前記対の第２のト
ランジスタの第１のソース／ドレインに接続されており
、更に、前記対の第２のトランジスタのゲートは前記第
１のトランジスタの第１のソース／ドレインに接続され
ていることを特徴とする双安定論理装置。
２７．１対のトランジスタの第１のトランジスタの第２
のソース／ドレインは第１のインバータの入力端子に接
続され、前記対の前記第１のトランジスタの第１のソー
ス／ドレインは第２のインバータの出力端子に接続され
ている第２６項記載の双安定論理装置。
のソース／ドレインは第１のインバータの入力端子に接
続され、前記対の前記第１のトランジスタの第１のソー
ス／ドレインは第２のインバータの出力端子に接続され
ている第２６項記載の双安定論理装置。
２８．１対のトランジスタの第２のトランジスタの第２
のソース／ドレインは第２のインバータの入力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの出力端子に接続され
ている第２７項記載の双安定論理装置。
のソース／ドレインは第２のインバータの入力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの出力端子に接続され
ている第２７項記載の双安定論理装置。
２９．１対のトランジスタの第１のトランジスタの第２
のソース／ドレインは第１のインバータの出力端子に接
続され、前記対の前記第１のトランジスタの第１のソー
ス／ドレインは第２のインバータの入力端子に接続され
ている第２６項記載の双安定論理装置。
のソース／ドレインは第１のインバータの出力端子に接
続され、前記対の前記第１のトランジスタの第１のソー
ス／ドレインは第２のインバータの入力端子に接続され
ている第２６項記載の双安定論理装置。
３０．１対のトランジスタの第２のトランジスタの第２
のソース／ドレインは第２のインバータの出力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの入力端子に接続され
ている第２９項記載の双安定論理装置。
のソース／ドレインは第２のインバータの出力端子に接
続され、前記対の前記第２のトランジスタの第１のソー
ス／ドレインは第１のインバータの入力端子に接続され
ている第２９項記載の双安定論理装置。
３１、電界効果トランジスタは金属酸化物半導体トラン
ジスタである第２６項記載の双安定論理装置。
ジスタである第２６項記載の双安定論理装置。
３２、各インバータはｐチャネル・トランジスタ及びｎ
チャネル・トランジスタを含んでいる第２６項記載の双
安定論理装置。
チャネル・トランジスタを含んでいる第２６項記載の双
安定論理装置。
３３．双安定論理装置（２）におけるシングル・イベン
ト・アップセットの率を減少させるため、１対のインバ
ータ（４，５）間の交差結合内に１対の能動装置（２２
，２４）を含む回路を備えて成り、前記能動装置は双安
定論理装置（２）の内部の電圧によって制御され、もっ
て装置（２）へ書込みは格別遅くならないことを特徴と
する双安定論理装置（２）。
ト・アップセットの率を減少させるため、１対のインバ
ータ（４，５）間の交差結合内に１対の能動装置（２２
，２４）を含む回路を備えて成り、前記能動装置は双安
定論理装置（２）の内部の電圧によって制御され、もっ
て装置（２）へ書込みは格別遅くならないことを特徴と
する双安定論理装置（２）。
第１３図ないし第２Ｃ図はいずれも従来の技術を示すも
のであり、第１ａ図はＣＭＯＳインバータの断面図、第
１ｂ図はＣＭＯＳスタティック・メモリ・セルの平面図
、第２ａ図はＳＥＵを発生させるのに必要な臨界電荷を
増加させることを基礎とするスタティック・メモリ・セ
ルにおけるＳＥＵを妨げるための硬化法を説明するため
の平面図、第２ｂ図及び第２Ｃ図はスタティック・メモ
リ・セルにおけるＳＥＵを妨げるための硬化法を説明す
るための平面図である。第３ａ図ないし第１１図はいず
れも本発明装置を説明するためのものであり、第３ａ図
は第１の実施例の平面図、第３ｂ図は第２の実施例の平
面図、第３Ｃ図は第３の実施例の平面図、第３ｄ図は第
４の実施例の平面図、第３ｅ図は第５の実施例の平面図
、第３ｆ図は第６の実施例の平面図、第４ａ図は第７の
実施例の平面図、第４ｂ図は第８の実施例の平面図、第
４Ｃ図は第４ｂ図の回路を構成するために用いる複数の
重畳光蝕刻マスク部分の相対位置を示す平面、図、第４
ｄ図は第１０の実施例の平面図、第５ａ図は第１１の実
施例の平面図、第５ｂ図は第１２の実施例の平面図、第
６ａ図はトランジスタ２２のゲーテツド・ダイオード構
造を示す上面図、第６ｂ図は強くドープしたｎ型頭域ｎ
＋を示すトランジスタ２２及び２４の斜視断面図、第７
図は第１３図の実施例の平面図、第８図は光蝕刻マスク
の複数の部分の重畳を示す平面図、第９ａ図は絶縁物５
４上シリコン５２構造を示すトランジスタ構造の斜視断
面図、第９ｂ図はエッチされたメサを示すトランジスタ
構造の斜視断面図、第９０図ないし第９ｅ図はトランジ
スタ構造の更に他の斜視断面図、第１０ａ図は第１４の
実施例の平面図、第１０ｂ図は第１５の実施例の平面図
、第１０ｃ図は第１６の実施例の平面図、第１１図は重
畳光蝕刻マスクの部分を示す平面図である。 ４．５：インバータ、 ２２．２４：トランジスタ。 図面の浄書（内容に変更なし）
のであり、第１ａ図はＣＭＯＳインバータの断面図、第
１ｂ図はＣＭＯＳスタティック・メモリ・セルの平面図
、第２ａ図はＳＥＵを発生させるのに必要な臨界電荷を
増加させることを基礎とするスタティック・メモリ・セ
ルにおけるＳＥＵを妨げるための硬化法を説明するため
の平面図、第２ｂ図及び第２Ｃ図はスタティック・メモ
リ・セルにおけるＳＥＵを妨げるための硬化法を説明す
るための平面図である。第３ａ図ないし第１１図はいず
れも本発明装置を説明するためのものであり、第３ａ図
は第１の実施例の平面図、第３ｂ図は第２の実施例の平
面図、第３Ｃ図は第３の実施例の平面図、第３ｄ図は第
４の実施例の平面図、第３ｅ図は第５の実施例の平面図
、第３ｆ図は第６の実施例の平面図、第４ａ図は第７の
実施例の平面図、第４ｂ図は第８の実施例の平面図、第
４Ｃ図は第４ｂ図の回路を構成するために用いる複数の
重畳光蝕刻マスク部分の相対位置を示す平面、図、第４
ｄ図は第１０の実施例の平面図、第５ａ図は第１１の実
施例の平面図、第５ｂ図は第１２の実施例の平面図、第
６ａ図はトランジスタ２２のゲーテツド・ダイオード構
造を示す上面図、第６ｂ図は強くドープしたｎ型頭域ｎ
＋を示すトランジスタ２２及び２４の斜視断面図、第７
図は第１３図の実施例の平面図、第８図は光蝕刻マスク
の複数の部分の重畳を示す平面図、第９ａ図は絶縁物５
４上シリコン５２構造を示すトランジスタ構造の斜視断
面図、第９ｂ図はエッチされたメサを示すトランジスタ
構造の斜視断面図、第９０図ないし第９ｅ図はトランジ
スタ構造の更に他の斜視断面図、第１０ａ図は第１４の
実施例の平面図、第１０ｂ図は第１５の実施例の平面図
、第１０ｃ図は第１６の実施例の平面図、第１１図は重
畳光蝕刻マスクの部分を示す平面図である。 ４．５：インバータ、 ２２．２４：トランジスタ。 図面の浄書（内容に変更なし）
Claims (1)
- 【特許請求の範囲】 １、一組の交差結合インバータを備え、前記組のインバ
ータは、各々がｎチャネル・トランジスタ及びｐチャネ
ル・トランジスタを含んでいる第１及び第２のインバー
タを含んでおり、前記ｎチャネル・トランジスタのゲー
トは前記ｐチャネル・トランジスタのゲートに接続され
ており、更に、 少なくとも一つの前記インバータの前記ｐチャネル・ト
ランジスタ及びｎチャネル・トランジスタのドレイン間
に接続された装置を備え、前記装置は前記ｐチャネル・
トランジスタ及びｎチャネル・トランジスタの前記ドレ
イン間に少なくとも或る選択されたレベルのインピーダ
ンスを提供することが可能であり、更に、 前記インバータの交差結合に接続された１対のトランジ
スタを備え、もって、選択されたノード相互間に存在す
る前記対のトランジスタを通るインピーダンス路を介し
てセル内の前記選択されたノードにおける電圧変化を生
じさせる際に時間遅れを提供するようになっており、前
記対の第１のトランジスタのゲートは前記対の第２のト
ランジスタの第１のソース／ドレインに接続されており
、更に、前記対の第２のトランジスタのゲートは前記第
１のトランジスタの第１のソース／ドレインに接続され
ていることを特徴とする双安定論理装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US252200 | 1981-04-08 | ||
| US07/241,524 US4914629A (en) | 1988-09-07 | 1988-09-07 | Memory cell including single event upset rate reduction circuitry |
| US241524 | 1988-09-07 | ||
| US07/241,681 US4912675A (en) | 1988-09-07 | 1988-09-07 | Single event upset hardened memory cell |
| US241681 | 1988-09-07 | ||
| US07/252,200 US4956814A (en) | 1988-09-30 | 1988-09-30 | Memory cell with improved single event upset rate reduction circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210691A true JPH02210691A (ja) | 1990-08-22 |
| JP2756316B2 JP2756316B2 (ja) | 1998-05-25 |
Family
ID=27399490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218454A Expired - Fee Related JP2756316B2 (ja) | 1988-09-07 | 1989-08-24 | 双安定論理装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0357982B1 (ja) |
| JP (1) | JP2756316B2 (ja) |
| KR (1) | KR0141517B1 (ja) |
| DE (1) | DE68921394T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302124A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2006237836A (ja) * | 2005-02-23 | 2006-09-07 | Seiko Epson Corp | 強誘電体コンデンサラッチ回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1203450A1 (en) * | 1999-07-28 | 2002-05-08 | Lockheed Martin Corporation | Enhanced single event upset immune latch circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440444A (en) * | 1965-12-30 | 1969-04-22 | Rca Corp | Driver-sense circuit arrangement |
-
1989
- 1989-08-08 EP EP89114653A patent/EP0357982B1/en not_active Expired - Lifetime
- 1989-08-08 DE DE68921394T patent/DE68921394T2/de not_active Expired - Fee Related
- 1989-08-24 JP JP1218454A patent/JP2756316B2/ja not_active Expired - Fee Related
- 1989-09-06 KR KR1019890012940A patent/KR0141517B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302124A (ja) * | 2004-04-09 | 2005-10-27 | Seiko Epson Corp | 半導体記憶装置 |
| JP2006237836A (ja) * | 2005-02-23 | 2006-09-07 | Seiko Epson Corp | 強誘電体コンデンサラッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68921394D1 (de) | 1995-04-06 |
| EP0357982A2 (en) | 1990-03-14 |
| KR0141517B1 (ko) | 1998-07-15 |
| JP2756316B2 (ja) | 1998-05-25 |
| EP0357982B1 (en) | 1995-03-01 |
| KR900005462A (ko) | 1990-04-14 |
| DE68921394T2 (de) | 1995-06-29 |
| EP0357982A3 (en) | 1990-12-05 |
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