JPH02210872A - Ｔｆｔパネルおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＴＦＴアクティブマトリックス型岐晶表示素
子に使用されるＴＦＴパネルおよびその製造方法に関す
るものである。

〔従来の技術〕

薄膜トランジスタ（Ｔ　Ｐ　Ｔ）によって画素電極を選
択駆動するＴＦＴアクティブマトリックス型液晶表示素
子に使用されるＴＦＴパネルは、ガラス等からなる透明
基板上に、ゲートラインおよびデータラインと、前記ゲ
ートラインの一部をゲート電極とし前記データラインの
一部をドレイン電極とする多数の薄膜トランジスタと、
この各薄膜トランジスタのソース電極にそれぞれ接続さ
れた多数の透明画素電極とを設けた構成となっている。

上記ＴＦＴパネルに設けられる薄膜トランジスタは一般
に逆スタガー型のものとされており、この逆スタガー型
薄膜トランジスタとしては、従来、透明基板上に形成し
たゲートラインの上に基板全面にわたって透明なゲート
絶縁膜を形成し、このゲート絶縁膜の上に前記ゲートラ
インのゲート電極部に対向させて１−ａ−Ｓｉ半導体層
を設けるとともに、この１−ａ−Ｓｉ半導体層の上に、
チャンネル部において分離されたｎ”−ａ−Ｓｉ層およ
びその上に形成したコンタクト金属層を介してデータラ
インとソース電極とを形成した構造のものが知られてい
る。この薄膜トランジスタは、透明基板上に金属膜を膜
付けしてこの金属膜をパターニングすることによりゲー
トラインを形成する工程と、その上にゲート絶縁膜を形
成する工程と、このゲート絶縁膜の上に１−ａ−Ｓｉ半
導体層およびｎ÷−ａ−Ｓｉ層とコンタクト金属層を順
次積層してこれら積層膜をトランジスタ素子形状にパタ
ーニングする工程と、その上に基板全面にわたって金属
膜を膜付けしてこれをパターニングすることによりデー
タラインとソース電極とを形成するとともに、このデー
タラインとソース電極部（７）　間（チャンネル部）の
コンタクト金属層およびｎ”−ａ−Ｓｉ層を除去する工
程とによって形成されており、上記ゲートラインの端子
部は、薄膜トランジスタの形成後に上記端°子部の上の
ゲート絶縁膜をエツチング除去することによって露出さ
れている。なお、上記薄膜トランジスタには、ｎ”−ａ
−Ｓｉ層とデータラインおよびソース電極との間にコン
タクト金属層を設けていないものもあり、その場合はデ
ータラインとソース電極はｎ”−ａ−８ｉ層に対して良
好なオーミックコンタクト性をもつ金属で形成されてい
る。

しかし、上記構造の薄膜トランジスタを備えたＴＦＴパ
ネルは、薄膜トランジスタの形成に際して上記のような
多数回のパターニング工程を必要とするため、製造工程
数が多くてコスト高であるという問題をもっていた。

そこで出願人は、特願昭６２−２４８８７８号の明細書
および図面に記載されているようなＴＦＴパネルを提案
した。

第１６図〜第１８図はこのＴＦＴパネルの一部分を示し
たもので、図中１はガラス等からなる透明基板、２はこ
の基板１上に形成されたゲートライン、Ｔは前記ゲート
ライン２の一部をゲート電極２ａとし後述するデータラ
イン７の一部をドレイン電極７ａとする多数の逆スタガ
ー型薄膜トランジスタであり、この薄膜トランジスタＴ
は、前記ゲートライン２の上に、このゲートライン２の
端子部２ｂを除く部分と同一パターンのゲート絶縁膜３
および１−ａ−Ｓｉ半導体層４を積層し、前記１−ａ−
８ｉ半導体層４の上に、前記ゲートライン２のゲート電
極２ａ部と同一パターンでかつチャンネル部において分
離されたｎ÷−ａ　−５１層５およびコンタクト金属層
６を介してデータライン７とソース電極８とを形成した
構造となっている。また、９は上記基板１上に前記ゲー
トライン２部分を除いて形成されたＳＯＧ　（スピンオ
ンガラス）等からなる透明な平坦化絶縁膜である。この
平坦化絶縁膜９は、その上面が薄膜トランジスタＴのコ
ンタクト金属層６の上面とほぼ同一レベルになる厚さに
形成されており、前記データライン７はこの平坦化絶縁
膜９の上に配線されている。また、１０はＩＴＯ等から
なる透明画素電極であり、この画素電極１０は、その側
縁部を薄膜トランジスタＴのソース電極８上に重ねて形
成することによって上記ソース電極８に接続されている
。

このＴＦＴパネルは、基板１上にその全面にわたってゲ
ートライン２となる第１の金属膜とゲート絶縁膜３と１
−ａ−Ｓｉ半導体層４とｎ”−ａ−３ｉ層５およびコン
タクト金属層６を積層し、これら積層膜を全て前記ゲー
トライン２の形状にパターニングした後、前記基板１上
のゲートライン２部分を除く領域に基板全面にわたって
平坦化絶縁膜９を形成し、この平坦化絶縁膜９の上に基
板全面にわたって第２の金属膜を膜付けして、この第２
の金属膜をパターニングすることによりデータライン７
およびソース電極８を形成するとともに、前記コンタク
ト金属層６とｎ”−ａ−Ｓｉ層５を前記データライン７
およびソース電極８の下の部分を除いてエツチング除去
して薄膜トランジスタＴを形成し、この後、前記第１の
金属膜をパターニングして形成された前記ゲートライン
２の端子部２ｂ上のゲート絶縁膜３および１−ａ−８！
半導体層４をエツチング除去して前記端子部２ｂを露出
させるとともに、前記平坦化絶縁膜９の上に画素電極１
０を形成する方法で製造されている。

すなわち、このＴＦＴパネルは、その薄膜トランジスタ
Ｔのゲート絶縁膜３および１−ａ−Ｓｉ半導体層４をゲ
ートライン２と同一パターンとし、さらにｎ÷−ａ−Ｓ
ｉ層５およびコンタクト金属層６を、前記ゲートライン
２のゲート電極２ａ部と同一パターンでかつチャンネル
部において分離された形状とすることによって、ゲート
ライン２とゲート絶縁膜３と１−ａ−Ｓｌ半導体層４の
パターニングおよびｎ÷−ａ−Ｓｉ層５とコンタクト金
属層６の最初のパターニングを一括して行なうようにし
たものであり、このＴＦＴパネルによれば、少ないパタ
ーニング工程数で薄膜トランジスタＴを形成できるから
、製造工程数を少なくして製造コストを低減することが
できる。

〔発明が解決しようとする課題〕

ところで、上記第１６図〜第１８図に示したＴＦＴパネ
ルは、上述したように、ゲートライン２となる第１の金
属膜とゲート絶縁膜３と１−ａ−Ｓｉ半導体層４とｎ”
−ａ−Ｓｉ層５およびコンタクト金属層６を積層してこ
れら積層膜を全てゲートライン２の形状にパターニング
し、この後データライン７およびソース電極８を形成す
るとともに前記コンタクト金属層８とｎ”−ａ−Ｓｉ層
６をデータライン７およびソース電極８の下の部分を除
いてエツチング除去する工程で薄膜トランジスタＴを形
成し、次いでゲートライン２の端子部２ｂをその上のゲ
ート絶縁膜３と１−ａ−Ｓｉ半導体層４をエツチング除
去して露出させたものであるため、ゲートライン２の上
にはその端子部２ｂを除く全長にわたって１−ａ−Ｓｉ
半導体層４が残されており、そのために隣接する薄膜ト
ランジスタＴ、Ｔの１−ａ−Ｓｉ半導体層４同士が連続
した状態となっている。このようにゲートライン２の上
に１−ａ−Ｓｉ半導体層４が残されるのは、ゲートライ
ン２の上にゲート絶縁膜３を介して積層している１−ａ
−Ｓｉ半導体層４とｎ”−ａ−３１層５およびコンタク
ト金属層６のうち、コンタクト金属層６とｎ”−ａ−Ｓ
ｉ層５とは、薄膜トランジスタＴのチャンネル部を形成
するためにデータライン７およびソース電極８の下の部
分を除いてエツチング除去されるが、ｉ　−ａ−Ｓｉ半
導体層４はエツチングされずにそのまま残されるためで
ある。

そして、従来のＴＦＴアクティブマトリックス液晶表示
素子では、その画素サイズが約２００−であり、したが
ってＴＦＴパネルの各薄膜トランジスタＴ、Ｔ間の間隔
も２００辱程度と比較的大きいため、ゲートライン幅を
例えばｌＯ−とした場合におけるゲートライン２のトラ
ンジスタ間部分の長さしと幅Ｗとの比はＷ／Ｌ−１／２
０程度であるから、隣接する薄膜トランジスタＴ、Ｔの
１−ａ−３１半導体層４同士がゲートライン幅Ｗと同じ
幅でつながっていても、隣接する薄膜トランジスタＴ、
Ｔ間のリーク電流は無視できた。

しかし、高精細表示のために画素サイズを約５０１と小
さくすると、ＴＦＴパネルの各薄膜トランジスタＴ、　
’Ｉ’間の間隔も５０辱程度と小さくなり、ゲートライ
ン幅を１Ｏｎとした場合におけるゲートライン２のトラ
ンジスタ間部分のＷ／Ｌ比がＷ／Ｌ−１層５程度になる
から、隣接する薄膜トランジスタＴ、Ｔの１−ａ−Ｓｉ
半導体層４同士がゲートライン幅Ｗと同じ幅でつながっ
ていると、隣接する薄膜トランジスタ間部分間に大きな
リーク電流が発生して画素電極に十分な電圧を印加でき
なくなり、そのために上記第１６図〜第１８図に示した
ＴＦＴパネルでは、画素サイズを小さくして高精細表示
を実現することができなかった。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、薄膜トランジスタを
、ゲートラインの上にこのゲートラインの端子部を除く
部分と同一パターンのゲート絶縁膜および１−ａ−Ｓｉ
半導体層を積層し、前記１−ａ−Ｓｉ半導体層の上に、
前記ゲートラインのゲート電極部と同一パターンでかつ
チャンネル部において分離されたｎ”−ａ−Ｓｉ層を介
してデータラインとソース電極とを形成した構造とする
ことによって、この薄膜トランジスタを少ないパターニ
ング工程数で形成できるようにしたものでありながら、
画素サイズつまり各薄膜トランジスタ間の間隔を小さく
しても隣接する薄膜トランジスタ間にリーク電流が発生
することはないようにした、画素サイズを小さくして高
精細表示を実現することができるＴＦＴパネルを提供す
るとともに、あわせて、このＴＦＴパネルの製造方法を
提供することにある。

〔課題を解決するための手段〕

本発明のＴＦＴパネルは、上記目的を達成するために、
薄膜トランジスタを、ゲートラインの上にこのゲートラ
インの端子部を除く部分と同一パターンのゲート絶縁膜
および１−ａ−Ｓｉ半導体層を積層し、前記１−ａ−Ｓ
ｉ半導体層の上に、前記ゲートラインのゲート電極部と
同一パターンでかつチャンネル部において分離されたｎ
”−ａ−Ｓｉ層を介してデータラインとソース電極とを
形成した構造としたＴＦＴパネルにおいて、前記ゲート
ライン上の少なくとも１−ａ−Ｓｉ半導体層を、各薄膜
トランジスタ間の部分において切離したものである。

また、本発明のＴＦＴパネルの製造方法は、透明基板上
にその全面にわたって、ゲートラインとなる第１の金属
膜とゲート絶縁膜と１−ａ−Ｓｉ半導体層およびｎ＋−
ａ−８層層を積層し、これら積層膜を全て前記ゲートラ
インの形状にパターニングした後、その上に基板全面に
わたつて第２の金属膜を膜付けし、この第２の金属膜を
パターニングしてデータラインおよびソース電極を形成
するとともに、前記ｎ”−ａ−Ｓｉ層を前記データライ
ンおよびソース電極の下の部分を除いてエツチング除去
し、この後、前記第１の金属膜をパターニングして形成
された前記ゲートラインの端子部上のゲート絶縁膜およ
び１−ａ−５１半導体層をエツチング除去して前記端子
部を露出させるとともに、この端子部露出と同時に、前
記ゲートラインの各薄膜トランジスタ間の部分の上の少
なくとも１−ａ−Ｓｉ半導体層を全体的もしくは部分的
にエツチング除去してこの１−ａ−８ｉ半導体層を切離
すものである。

〔作　用〕

すなわち、本発明のＴＦＴパネルは、出願人が先に提案
した第１６図〜第１８図に示すＴＦＴパネルにおいてそ
のゲートライン上に残されている１−ａ−Ｓｉ半導体層
を各薄膜トランジスタ間の部分において切離すことによ
り、隣接する薄膜トランジスタの１−ａ−５ｌ半導体層
同士を互いに断線させたものであり、このように隣接す
る薄膜トランジスタの１−ａ−Ｓｉ半導体層同士を互い
に断線させてやれば、隣接する薄膜トランジスタ間に１
−ａ−９ｌ半導体層を介してリーク電流が流れることは
ない。したがって本発明のＴＦＴパネルによれば、薄膜
トランジスタを、ゲートラインの上にこのゲートライン
の端子部を除く部分と同一パターンのゲート絶縁膜およ
び１−ａ−Ｓｉ半導体層を積層し、前記１−ａ−Ｓｉ半
導体層の上に、前記ゲートラインのゲート電極部と同一
パターンでかつチャンネル部において分離されたｎ”−
ａ−Ｓｉ層を介してデータラインとソース電極とを形成
した構造とすることによって、この薄膜トランジスタを
少ないパターニング工程数で形成できるようにしたもの
でありながら、画素サイズつまり各薄膜トランジスタ間
の間隔を小さくしても隣接する薄膜トランジスタ間にリ
ーク電流が発生することはないから、画素サイズを小さ
くして高精細表示を実現することができる。

また、本発明のＴＦＴパネルの製造方法は、第１６図〜
第１８図に示したＴＦＴパネルにおける薄膜トランジス
タの形成工程と同様にして薄膜トランジスタを形成した
後、ゲートラインの端子部上のゲート絶縁膜および１−
ａ−Ｓｉ半導体層をエツチング除去して前記端子部を露
出させるのと同時に、前記ゲートラインの各薄膜トラン
ジスタ間の部分の上の少なくとも１−ａ−Ｓｉ半導体層
を全体的もしくは部分的にエツチング除去してこの１−
ａ−Ｓｉ半導体層を切離すようにしたものであり、この
ようにゲートラインの端子部の露出工程を利用して１−
ａ−Ｓｉ半導体層を切離すようにすれば、１−ａ−Ｓｉ
半導体層の切離しを別工程で行なう必要はないから、少
ない工程数（第１６図〜第１８図に示したＴＦＴパネル
の製造と同じ工程数）で、ゲートライン上に残されてい
る１−ａ−Ｓｉ半導体層を各薄膜トランジスタ間の部分
において切離した上記ＴＦＴパネルを製造することがで
きる。

〔実施例〕

以下、本発明の第１の実施例を第１図〜第１１図を参照
して説明する。

第１図〜第４図は本実施例のＴＦＴパネルの一部分を示
したもので、図中１はガラス等からなる透明基板、２は
この基板１上に形成されたゲートライン、Ｔは前記ゲー
トライン２の一部をゲート電極２ａとし後述するデータ
ライン７の一部をドレイン電極７ａとする多数の逆スタ
ガー型薄膜トランジスタであり、この薄膜トランジスタ
Ｔは、第１６図〜第１８図に示したＴＦＴパネルの薄膜
トランジスタと同様に、前記ゲートライン２の上に、こ
のゲートライン２の端子部２ｂを除く部分と同一パター
ンのゲート絶縁ｌ１ｉ３および１−ａ−Ｓｉ半導体層４
を積層し、前記１−ａ−Ｓｉ半導体層４の上に、前記ゲ
ートライン２のゲート電極２ａ部と同一パターンでかつ
チャンネル部において分離されたｎ”−ａ−Ｓｉ層５お
よびコンタクト金属層６を介してデータライン７とソー
ス電極８とを形成した構造となっている。また、９は上
記基板１上に前記ゲートライン２部分を除いて形成され
たＳＯＧ等からなる透明な平坦化絶縁膜である。この平
坦化絶縁膜９は、その上面が薄膜トランジスタＴのコン
タクト金属層６の上面とほぼ同一レベルになる厚さに形
成されており、前記データライン７はこの平坦化絶縁膜
９の上に配線されている。また、１０はＩＴＯ等からな
る透明画素電極であり、この画素電極１０は、その側縁
部を薄膜トランジスタＴのソース電極８上に重ねて形成
することによって上記ソース電極８に接続されている。

そして、前記ゲートライン２の上にその端子部２ｂを除
く部分と同一パターンに積層されているゲート絶縁膜３
および１−ａ−Ｓｌ半導体層４は、各薄膜トランジスタ
Ｔ、Ｔ間の部分において第１図および第２図に示すよう
に切離されており、このゲート絶縁膜３および１−ａ−
Ｓｉ半導体層４の切離し部ではゲートライン２が第２図
および第４図に示すように露出している。

第５図は上記ＴＦＴパネルの製造工程を示し、第６図〜
第１１図は各工程における製造途中のＴＦＴパネルの断
面を示しており、上記ＴＦＴパネルは次のようにして製
造される。

まず、第５図（ａ）および第６図に示すように、透明基
板１上にその全面にわたって、ゲートライン２となるＡ
ｆ）、Ｃｒ等の第１の金属膜２０と、ＳＩＮ等からなる
ゲート絶縁膜３と、１−ａ−Ｓｉ半導体層４と、ｎ”−
ａ−Ｓｉ層５と、Ｃ「等からなるコンタクト金属層６を
順次積層する。

次に、第５図（ｂ）および第７図に示すように、上記積
層膜２〜６を全てゲートライン２の形状にパターニング
する。

次に、第５図（ｃ）および第８図に示すように、基板１
上のゲートライン２部分を除く領域に、基板金面にわた
ってＳＯＧ等からなる透明な平坦化絶縁膜９を、上記コ
ンタクト金属層６の上面とほぼ同一レベルになる厚さに
形成し、次いでこの平坦化絶縁膜９の上に基板全面にわ
たってＡＩ等からなる第２の金属膜２１を膜付けする。

なお、上記平坦化絶縁膜９は、基板１上に絶縁材（平坦
化絶縁膜９をＳＯＧで形成する場合はシラノール樹脂）
をスピンコード法等によって厚く堆積させ、その表面を
コンタクト金属層６の上面を露出させるまでエツチング
バックする方法で形成する。

次に、第５図（ｄ）および第９図、第１θ図に示すよう
に、上記第２の金属膜２１の上にデータライン７および
ソース電極８の形成パターンに合せてレジストマスク２
２を形成し、第２の金属膜２１をエツチング法によりパ
ターニングしてデータライン７とソース電極８を形成す
るとともに、これに続けて上記コンタクト金属層６とｎ
”−ａ−Ｓｉ層５とを順次エツチングし、このコンタク
ト金属層６とｎ”−ａ−Ｓｉ層５を前記データライン７
およびソース電極８の下の部分を除いて除去して薄膜ト
ランジスタＴを形成する。なお、ここまでの工程は、第
１６図〜第１８図に示したＴＦＴパネルの製造工程と同
じである。

そして、上記のようにして薄膜トランジスタＴを形成し
た後は、その上に、基板全面を覆いかつゲートライン２
の端子部２ｂに対応する部分とゲートライン２の各薄膜
トランジスタＴ、Ｔ間の部分に対応する部分とに開口を
形成したレジストマスク２３（第１１図参照）を形成し
、このレジストマスク２３の開口内に露出している１−
ａ−Ｓｉ半導体層４とその下のゲート絶縁膜３を、ＣＦ
４　、ＣＦ４　＋ｏ２．ＳＦｂ　＋ＣＣ１４等をエツチ
ングガスとするプラズマエツチング法によって第５図（
ｅ）および第１１図に示すように除去し、前記第１の金
属膜２０をパターニングして形成されたゲートライン２
の端子部２ｂを露出させるとともに、前記ゲートライン
２の各薄膜トランジスタＴ、Ｔ間の部分の上のＬ−ａ−
８ｉ半導体層４をその下のゲート絶縁膜３とともに切離
す。

なお、この実施例では、上記レジストマスク２３のゲー
トライン端子部２ｂに対応する開口をゲートライン２の
端子部２ｂの外形より若干型さい大きさとしており、し
たがってゲートライン端子部２ｂ上のゲート絶縁！３お
よび１−ａ−Ｓｉ半導体層４は上記端子部２ｂ上の周囲
に残る。また、上記レジストマスク２３のゲートライン
２に対応する開口は、ゲートライン２の幅より若干広く
するのが望ましく、このようにすれば、ゲートライン２
の各薄膜トランジスタＴ、Ｔ間の部分の上のゲート絶縁
膜３および１−ａ−３ｔ半導体層４をその全幅にわたっ
てエツチング除去して、１−ａ−Ｓｌ半導体層４を完全
に切離すことができる。

なお、上記１−ａ−５ｌ半導体層４とその下のゲート絶
縁膜３をエツチングする場合、平坦化絶縁膜９のエツチ
ングレートが１−ａ−Ｓｉ半導体層４およびゲート絶縁
膜３のエツチングレートと同じであると、この平坦化絶
縁膜９の側面が大きくサイドエツチングされ°るが、平
坦化絶縁膜９がＳＯＧであれば、上記プラズマエツチン
グを行なっても平坦化絶縁１ｉ１９のサイドエツチング
量は小さいし、また平坦化絶縁膜９をＰＩ等の有機膜と
すれば、そのサイドエツチングをほとんどなくすことが
できる。

この後は、上記平坦化絶縁膜９の上に周知の方法でＩＴ
Ｏ等からなる透明画素電極１０を形成し、第１図〜第４
図に示したようなＴＦＴパネルを完成する。

しかして、上記実施例のＴＦＴパネルにおいては、出願
人が先に提案した第１６図〜第１８図に示すＴＦＴパネ
ルにおいてそのゲートライン２上に残されている１−ａ
−Ｓｉ半導体層４を各薄膜トランジスタＴ、Ｔ間の部分
において切離しているから、隣接する薄膜トランジスタ
Ｔ、Ｔの１−ａ−Ｓｉ半導体層４同士は互いに断線した
状態となり、このように隣接する薄膜トランジスタＴ。

Ｔの１−ａ−Ｓｉ半導体層４同士を互いに断線させてや
れば、隣接する薄膜トランジスタＴ、Ｔ間に１−ａ−Ｓ
ｉ半導体層４を介してリーク電流が流れることはない。

したがって上記実施例のＴＦＴパネルによれば、薄膜ト
ランジスタＴを、ゲートライン２の上にこのゲートライ
ン２の端子部２ｂを除く部分と同一パターンのゲート絶
縁膜３および１−ａ−Ｓｉ半導体層４を積層し、前記１
−ａ−Ｓｉ半導体層４の上に、前記ゲートライン２のゲ
ート電極２ａ部と同一パターンでかつチャンネル部にお
いて分離されたｎ”−ａ−Ｓｉ層５を介してデータライ
ン７とソース電極８とを形成した構造とすることによっ
て、この薄膜トランジスタＴを少ないパターニング工程
数で形成できるようにしたものでありながら、画素サイ
ズつまり各薄膜トラ２２２フフ、フ間の間隔を小さくし
ても隣接する薄膜トラ２２２フフ、フ間にリーク電流が
発生することはないから、画素サイズを小さくして高精
細表示を実現することができる。

また、上記実施例のＴＦＴパネルの製造方法では、第１
６図〜第１８図に示したＴＦＴパネルにおける薄膜トラ
ンジスタの形成工程と同様にして薄膜トランジスタＴを
形成した後、ゲートライン２の端子部２ｂ上のゲート絶
縁膜３およびＬ−ａ−Ｓｉ半導体層４をエツチング除去
して前記端子部２ｂを露出させるのと同時に、前記ゲー
トライン２の各薄膜トラ２２２フフ、フ間の部分の上の
１−ａ−Ｓｉ半導体層をゲート絶縁膜３とともにエツチ
ング除去してこの１−ａ−Ｓｉ半導体層４を切離すよう
にしており、このようにゲートライン２の端子部２ｂの
露出工程を利用して１−ａ−Ｓｉ半導体層４を切離すよ
うにすれば、１−ａ−Ｓｉ半導体層４の切離しを別工程
で行なう必要はないから、第１６図〜第１８図に示した
ＴＦＴパネルの製造と同じ工程数で、ゲートライン２上
に残されている１−ａ−Ｓｉ半導体層４を各薄膜トラ２
２２フフ、フ間の部分において切離したＴＦＴパネルを
製造することができる。

なお、上記実施例では、ゲートライン２の各薄膜トラ２
２２フフ、フ間の部分の上の１−ａ−８Ｉ半導体層をゲ
ート絶縁膜３とともに切離しているために、この部分の
ゲートライン２が露出しており、そのためにこのＴＦＴ
パネルを使用して液晶表示素子を構成すると、ゲートラ
イン２が露出している部分の液晶にゲート電圧が印加さ
れてら、表示に悪影響を及ぼすことはない。ただし、こ
の場合は、ゲートライン２から液晶に印加されるロス電
圧分だけゲートライン２に印加する駆動電圧を高くする
必要がある。

また、上記実施例では、ゲートライン２の各薄膜トラ２
２２フフ、フ間の部分の上の１−ａ−Ｓｉ半導体層４を
トランジスタ間部分のほぼ全体にわたってエツチング除
去しているが、このｉ　−ａ−Ｓｌ半導体層４は上記ト
ランジスタ間部分の一部または複数箇所を部分的に除去
してもよく、このように１−ａ−Ｓｉ半導体層４を部分
的に除去してその切離し部分の面積を小さくすれば、ゲ
ートライン２上にゲート絶縁膜３を残して、ゲートライ
ン２から液晶へのゲート電圧の印加をなくすことができ
る。

すなわち、第１２図および第１３図は本発明の第２の実
施例を示したもので、この実施例は、ゲートライン２の
上の１−ａ−Ｓｉ半導体層４を、各薄膜トラ２２２フフ
、フ間の部分の一部分において小さな面積で部分的に除
去したものである。

このように１−ａ−Ｓｉ半導体層４の分離部分の面積を
小さくすると、ゲートライン２の端子部２ｂを露出させ
る部分と１−ａ−Ｓｉ半導体層４を切離す部分とのエツ
チングレートに差ができ、１−ａ−Ｓｉ半導体層４の切
離し部分が遅れてエツチングされるから、１−ａ−３ｉ
半導体層４を切離した部分のゲートライン２上にゲート
絶縁膜３を第１３図に示すように残すことができる。

つまり、この実施例は、エツチングレートのエツチング
面積に対する依存性を利用したものである。このエツチ
ングレートの面積依存性について説明すると、第１５図
はエツチング面積とエツチングレートとの関係を、ＳＩ
　Ｎの上に１−ａ−Ｓｉを積層した被エツチング膜をＣ
Ｆ４をエツチングガスとするプラズマエツチングによっ
てエツチング実験して調べた結果を示したもので、エツ
チングレートには図のような面積依存性があることが確
認された。この面積依存性を具体的な数値をあげて説明
すると、例えば上記被エツチング膜を、１−璽×２ｍ１
（ＴＦ’Ｔパネルにおける一般的なゲートライン端子部
の露出面積）　、　１０ｎ　Ｘ　１０ａ。

５−×５−との３通りのエツチング面積で同条件でエツ
チングした場合、１０６　Ｘ　ＩＱ−の面積でエツチン
グした部分は、１關Ｘ２ｍｍの面積でエツチングした部
分が完全にエツチングされるまでの間にその約６Ｇ％程
度しかエツチングされず、また５μ層×５坤の面積でエ
ツチングした部分は、１龍×２鰭の面積でエツチングし
た部分が完全にエツチングされるまでの間にその約３３
％程度しかエツチングされない。

したがって、上記第２の実施例のように、ゲートライン
２上の１−ａ−８Ｉ半導体層４の切離し面積を小さくし
、かつこの面積を、１關ｘ２鰭程度の大きい面積でエツ
チングされるゲートライン端子部上の１−ａ−Ｓｉ半導
体層４とゲート絶縁膜３とが完全にエツチング除去され
る間に１−ａ−Ｓｉ半導体層切離し部分の１−ａ−８Ｉ
半導体層４が完全にエツチング除去されるような面積に
選んでおけば、隣接する薄膜トランジスタＴ、　Ｔの１
−ａ−Ｓｉ半導体層４同士を確実に断線させることがで
きるとともに、Ｌ−ａ−９Ｉ半導体層切離し部分のゲー
ト絶縁＃３はその表面を僅かにエツチングされる程度で
ゲートライン２上に残されるから、ゲートライン２から
液晶へのゲート電圧の印加をなくすことができる。

また、第１４図は本発明の第３の実施例を示している。

この実施例は、ゲートライン２の上の１−ａ−Ｓｉ半導
体層４を、各薄膜トランジスタＴ。

１間の部分の複数箇所において小さな面積で部分的に除
去したもので、この実施例によれば、上記第２の実施例
と同様に、１−ａ−Ｓｉ半導体層４を切離した部分のゲ
ートライン２上にゲート絶縁ｊｌｉ３を残すことができ
るし、またゲートライン２の上の１−ａ−Ｓｉ半導体層
４を複数箇所において切離しているために、隣接する薄
膜トランジスタＴ、Ｔの１−ａ−８Ｉ半導体層４同士を
第２の実施例に比べてさらに確実に断線させることがで
きる。

なお、上記各実施例では、ゲートライン２の端子部２ｂ
上の周囲に１−ａ−８Ｉ半導体層４とゲート絶縁膜３を
残しているが、この端子部２ｂ上の１−ａ−Ｓｉ半導体
層４とゲート絶縁膜３は、端子部２ｂ全域にわたって除
去してもよい。また上記各実施例では一〇÷−ａ−３ｉ
層４とデータライン７およびソース電極８との間にコン
タクト金属層６を設けているが、データライン７とソー
ス電極８を、ｎ”−ａ−８ｊ層５に対して良好なオーミ
ックコンタクト性をもつＣｒ等の金属で形成する場合は
、上記コンタクト金属層６をなくしてもよい。さらに上
記実施例では、基板１上にゲートライン２部分を除いて
平坦化絶縁膜９を設けて、この平坦化絶縁膜９の上にデ
ータライン７を配線しているが、上記データライン７は
、平坦化絶縁膜９を設けずに基板１面に配線してもよい
。

〔発明の効果〕

本発明のＴＦＴパネルは、ゲートライン上に残されてい
る１−ａ−５Ｉ半導体層を各薄膜トランジスタ間の部分
において切離すことにより、隣接する薄膜トランジスタ
の１−ａ−Ｓｉ半導体層同士を互いに断線させたもので
あるから、隣接する薄膜トランジスタ間に１−ａ−Ｓｉ
半導体層を介してリーク電流が流れることはな（、した
がって、薄膜トランジスタを、ゲートラインの上にこの
ゲートラインの端子部を除く部分と同一パターンのゲー
ト絶縁膜およびＬ−ａ−３１半導体層を積層し、前記１
−ａ−Ｓｉ半導体層の上に、前記ゲートラインのゲート
電極部と同一パターンでかつチャンネル部において分離
されたｎ”−ａ−Ｓｉ層を介してデータラインとソース
電極とを形成した構造とすることによって、この薄膜ト
ランジスタを少ないパターニング工程数で形成できるよ
うにしたものでありながら、画素サイズつまり各薄膜ト
ランジスタ間の間隔を小さくして高精細表示を実現する
ことができる。

また、本発明のＴＦＴパネルの製造方法は、ゲートライ
ンの端子部上のゲート絶縁膜およびＬ　−ａ−５Ｉ半導
体層をエツチング除去して前記端子部を露出させるのと
同時に、前記ゲートラインの各薄膜トランジスタ間の部
分の上の少なくとも１−ａ−Ｓｉ半導体層を全体的もし
くは部分的にエツチング除去してこの１−ａ−Ｓｉ半導
体層を切離すようにしたものであるから、１−ａ−５ｌ
半導体層の切離しを別工程で行なう必要はなく、したが
って少ない工程数（出願人が先に提案した第１６図〜第
１８図に示すＴＦＴパネルと同じ製造工程数）で、ゲー
トライン上に残されている１−ａ−Ｓｉ半導体層を各薄
膜トランジスタ間の部分において切離した上記ＴＦＴパ
ネルを製造することができる。

【図面の簡単な説明】

第１図〜第１１図は本発明の第１の実施例を示したもの
で、第１図はＴＦＴパネルの一部分の平面図、第２図は
第１図の■−■線に沿う拡大断面図、第３図および第４
図は第１図の■−■線およびＩＶ−ＩＶ線に沿う拡大断
面図、第５図はＴＦＴパネルの製造工程を示す平面図、
第６図は第５図のＶｌ−Ｖｌ線に沿う拡大断面図、第７
図は第５図の■−■線に沿う拡大断面図、第８図は第５
図の■−■線に沿う拡大断面図、第９図および第１０図
は第５図のＩＸ−ＩＸ線およびＸ−Ｘ線に沿う拡大断面
図、第１１図は第５図のＸＩ−ＸＩ線に沿う拡大断面図
である。第１２図は本発明の第２の実施例を示すＴＦＴ
パネルの一部分の平面図、第１３図は第１２図のｘｍ−
ｘｍ線に沿う拡大断面図、第１４図は本発明の第３の実
施例を示すＴＦＴパネルの一部分の平面図、第１５図は
エツチング面積とエツチングレートとの関係を示す図で
ある。第１６図は出願人が先に提案したＴＦＴパネルの
一部分の平面図、第１７図および第１８図は第１６図の
Ｘ■−Ｘ■線およびＸ■−Ｘ■線に沿う拡大断面図であ
る。 １・・・透明基板、Ｔ・・・薄膜トランジスタ、２・・
・ゲートライン、２ａ・・・ゲート電極、２ｂ・・・端
子部、３・・・ゲート絶縁膜、４・・・１−ａ−Ｓｉ半
導体層、５・・・ｎ”−ａ−Ｓｉ層、６・・・コンタク
ト金属層、７・・・データライン、７ａ・・・ドレイン
電極、８・・・ソース電極、９・・・平坦化絶縁膜、１
０・・・画素電極。 出願人　　カシオ計算機株式会社 Ｄ 第１１図 第１２図 第１４図 工・７子−りめ蝶 （７Ｊｍ２） 第１５図 第１６図 第１８図

Claims (2)

【特許請求の範囲】
1. （１）透明基板上に、ゲートラインおよびデータライン
   と、前記ゲートラインの一部をゲート電極とし前記デー
   タラインの一部をドレイン電極とする多数の薄膜トラン
   ジスタと、この各薄膜トランジスタのソース電極にそれ
   ぞれ接続された多数の透明画素電極とを設けてなり、か
   つ前記薄膜トランジスタを、前記ゲートラインの上にこ
   のゲートラインの端子部を除く部分と同一パターンのゲ
   ート絶縁膜およびｉ−ａ−Ｓｉ半導体層を積層し、前記
   ｉ−ａ−Ｓｉ半導体層の上に、前記ゲートラインのゲー
   ト電極部と同一パターンでかつチャンネル部において分
   離されたｎ＾＋−ａ−Ｓｉ層を介して前記データライン
   とソース電極とを形成した構造としたＴＦＴパネルにお
   いて、前記ゲートライン上の少なくともｉ−ａ−Ｓｉ半
   導体層を、前記各薄膜トランジスタ間の部分において切
   離したことを特徴とするＴＦＴパネル。
2. （２）透明基板上にその全面にわたって、ゲートライン
   となる第１の金属膜とゲート絶縁膜とｉ−ａ−Ｓｉ半導
   体層およびｎ＾＋−ａ−Ｓｉ層を積層し、これら積層膜
   を全て前記ゲートラインの形状にパターニングした後、
   その上に基板全面にわたって第２の金属膜を膜付けし、
   この第２の金属膜をパターニングしてデータラインおよ
   びソース電極を形成するとともに、前記ｎ＾＋−ａ−Ｓ
   ｉ層を前記データラインおよびソース電極の下の部分を
   除いてエッチング除去し、この後、前記第１の金属膜を
   パターニングして形成された前記ゲートラインの端子部
   上のゲート絶縁膜およびｉ−ａ−Ｓｉ半導体層をエッチ
   ング除去して前記端子部を露出させるとともに、この端
   子部露出と同時に、前記ゲートラインの各薄膜トランジ
   スタ間の部分の上の少なくともｉ−ａ−Ｓｉ半導体層を
   全体的もしくは部分的にエッチング除去してこのｉ−ａ
   −Ｓｉ半導体層を切離すことを特徴とするＴＦＴパネル
   の製造方法。