JPH02210914A - グリッチ抑制回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はディジタル回路の分野にｌＩＩする。更に具
体的に云えば、この発明はディジタル回路に於ける誤差
の抑圧にｍする。

来の技術及び問題点 ディジタル技術が電子回路を段組する時に選ばれる回路
技術になってきた。ディジタル回路は雑音に対する免疫
性が高いことにより、アナログ回路よりも信頼性が一層
大きい。これはディジタル信号が２進性であることに由
るものである。小さな雑音又は部品の変動は、２進ビツ
トを論理１から論ＷＩＯに又はその逆に変えない限り、
ディジタル信号として伝えられるｆｈ報に影響しない。

この為ディジタル回路に於ける高度のデータの完全さが
得られる。

他方、２進ビツトの値を変化させるｒ！！Ｊｆｆｌ＜グ
リッチ）は、回路全体に頁って伝搬するＭ差の原因とな
ることがある。ディジタル数の１つのビットの変化が、
その数の値を大幅に変えることがある。

従って、ディジタル回路はアナログ回路よりもａ！！差
に対する免疫性が大きいが、実際に誤差が起った場合は
、その影響が−１大きい。従って、グリッチの考えられ
る全ての源を除ぎ又は軽減することが非常に重要である
。

普通に見られるグリッチの１つの源はタイミング誤差で
ある。タイミング誤差は、信号が論理ゲートの様な組合
せ回路の入力端子に異なる時刻に到着する時に起る。組
合せ回路が、遅い信号の前の信号の値と速い信号の新し
い信号の値との組合せに反応する。この時、組合１回路
は、２つの古い信号に応答して、その後２つの新しい信
号に応答して出力信号を発生するだけであるべきである
のに、古い信号及び新しい信号に応答して出力を発生す
る。

大抵のディジタル信号は全く同じ時刻に組合ゼ回路に到
着しないが、大抵の場合、これは問題ではない。組合せ
回路が、正しい新しい信号を受取る前にグリッチ出力信
号を発生する程反応が速くないか、或いは適当なタイミ
ングの設計によってこう云うグリッチが装置内で消える
様に保証される。然し、成る非同期形の設計及び容量性
放電回路では、こう云う種類のグリッチが誤差の原因と
なったり、或いは回路の正しい動作の重大な妨げとなる
ことがある。従って、こう云うグリッチの影響を受けや
すい種類の回路では、グリッチを除くことが重要である
。

を　　する　の手段　び作用 ここで説明するこの発明の実施例は、受取る入力信号の
間の不正なタイミングが原因で起るグリッチを除く回路
を提供する。この回路は変化検出器を含んでおり、これ
はグリッチ信号を出さない様にすべき組合せ回路に対す
る入力信号を入力信号として持っている。変化検出器が
１つの入力信号に変化を検出した時、それが不作動信号
を発生する。この不作動信号を使って組合せ回路の出力
回路を不作動にするか、或いは組合せ回路の出力信号を
受取る回路の入力回路を不′作動にすることができる。

−実施例では、変化検出器が、不作動信号を打切る時を
内部で決定する遅延発生器を含む。遅延発生器によって
定められる遅延は、組合せ回路の出力信号が、組合１回
路に対する入力信号の間の予想される最大のタイミング
誤差よりも長い問、抑圧されることを保証する様に選ば
れる。

組合せ回路の出力信号が、組合せ回路に対して適正な入
力信号が供給されるまで抑圧されるから、入力信号の間
の遅延が原因で起る誤った出力信号が抑圧される。

この発明は少なくとも２つの入力信号に応答して組合Ｕ
動作を行なう組合せ回路を提供する。組合せ回路が、入
力信号を受取ると共に不作動信号を受取り、入力信号に
応答して出力信号を発生し、不作動信号に応答して出力
信号を抑圧する。更に変化検出器が入力信号の一部分又
は全部を受取り、受取った１つの入力信号に検出された
変化に応答して、不作動信号を発生ずる。

この発明は以下図面について好ましい実施例を詳しく説
明ザる所から最も良く理解されよう。

支盈潰 タイミング誤差が特に問題になる分野はランダムアクセ
ス・メモリ（ＲＡ　Ｍ　）である、ＲＡＭぐタイミング
誤差がより起りやすいのは、長さの長い導線を必要とす
る為である。この説明では、そこから出力ビットを選択
する列を決定するマルチプレクサに対するアドレス信号
を供給する時の線の遅延によって起る誤りを防止する様
に説明１されたこの発明の実施例を取上げる。こう云う
種類の誤りは、静止列モードＲＡＭで非常に問題である
。

静止列モードでは、列アドレスがアドレス入力ビンから
列マルチプレクサに直接的に供給される。

内部回路はチップの外からくる信号のタイミングをＭＩ
ｍできないから、ＲＡ　Ｍの設計には極端なタイミング
誤差に対する用意をしなければならない。

この特定の実施例を説明するが、これがこの発明の範囲
を制限するものであると解してはならない。

タイミング誤差は、例えば論理ゲート又は論理アレイの
様な任意の組合せディジタル回路で起り得る。更に、こ
の明細書の説明はディジタル回路に対するものであるが
、タイミング誤差及びその他のグリッチはア犬ログ回路
でも起り得る。この発明は、ここで説明する実施例と同
じく、こう云う回路に於けるタイミング誤差を防止する
のにも同じ様に有効である。

第１図は簡単にした従来のランダムアクセス・メモリ・
アレイの回路図である。第２Ａ図乃至第２Ｃ図は復号マ
ルチプレクサの回路図である。第３Ａ図乃至第３Ｅ図は
、第２Ａ図乃至第２Ｃ図の従来の回路に於けるタイミン
グ誤差によって起る問題を説明する為の時間線図である
。第４Ａ図及び第４８図は第１図乃至３１３図に例示し
た問題を解決するこの発明の一実施例の回路図である。

第５Ａ図乃至第５Ｅ図は第４Ａ図及び第４Ｂ図の実施例
の動作を示す時間線図である。

第１図は従来のＲＡＭ　　１の回路図である。

ＲＡＭ　　１がアドレス端子ＡＯ乃至ＡＬを介してアド
レス入力信号を受取る。アドレス端子ＡＯ乃至ＡＮに供
給された信号が行アドレスｍ＠器２を駆動する。アドレ
ス端子ＡＯ乃至ＡＮの信号に応答して、行復号器が、ア
レイ４内の１行のメモリ・セルを選択する信号を７レイ
４に供給する。選択されたメｔす・アレイの信号がセン
スアンプ６に供給される。センスアンプはメモリ・セル
から供給された小さい信号を受取り、それを−杯の論理
レベル（普通は論理ＯはＯＭで論Ｉ！！１は５Ｖ）まで
増幅し、その信号を［ラッチＪする、即ち記憶する。ラ
ッチされた１行の信号がマルチプレク＃ｊ′８に供給さ
れる。マルチプレクサ８は、アドレス端子ＡＮ＋　１乃
至ＡＬを介して供給されたアドレス信号に応答して、記
憶された１行のデータにあるビットの内の１つを選択す
る。選択されたビットが出力バッフ７１０に供給され、
これが出力端子１２に選択されたビットを供給する。

現世代の１メガビツト・ダイナミックＲＡＭでは、１．
０２４個のデータ・ビットの内の１つを選択する３２個
の信号が、アドレス端子ＡＮ＋１乃至ＡＬに供給される
。リード線の配置条件の為、アドレス端子ＡＮ＋１乃至
ＡＬに供給されるアドレス信号を送るリード線を同じ長
さにすることは殆んど不可能である。従って、アドレス
信号がマルチプレクサ８に異なる時刻に到達する場合が
多く、タイミング誤差を生ずる可能性がある。

第２Ａ図乃至第２Ｃ図は第１図のＲＡＭ　　１の列選択
回路を詳しく示す回路図である。データ・ビットが相補
形で、端子ＤＯ乃至ＤＭとＤＯ乃至ＯＭを介してマルチ
プレクサ８に供給される。マルチプレクサ８が１つのデ
ータ・ビットを選択し、選択されたデータ・ビットを相
補形でリードＩｉＯ及びＯに供給する。マルチプレクサ
８が、アドレス端子ＡＮ＋１乃至Ａｍを介して供給され
たアドレス信号に応答して、供給されたデータ・ビット
を選択する。出力データ・ビットが出力バッファ１０に
供給され、それがそのデータ・ビットを出力バッド１２
に供給する。出力バッフ？１０は入力端子Ｅの信号によ
って付能される。

第２８図は第１図及び第２Ａ図の出力バッフ？１０の回
路図である。Ｎチャンネル形電界効渠トランジスタ１４
．１６が出力端子１７を駆ｆｌＪＩ　’Ｊ’る。

トランジスタ１４のゲートが端子Ｏからバッファ１８を
介して供給される信号によって駆動される。

例えば、端子Ｏに論１！１０が供給された場合、相補形
の１が端子Ｏからバッファ１８を介してトランジスタ１
４のゲートに供給される。従って、トランジスタ１４が
導電し、出力端子１７を引上げて、端子１７に論理Ｏを
発生する。端子０に論理１が供給された時、バッファ１
８を介してトランジスタ１４のゲートに論理Ｏが供給さ
れ、従ってトランジスタ１４は端子１７を引下げない。

バッフ？１０を不作動にすべきであることを示す信号が
端子Ｅから入った場合、バッファ１８はトランジスタ１
４のゲートに論理０信号を供給し、トランジスタ１４は
、端子Ｏの信号に関係なく、端子１７の信号を引下げな
い。

トランジスタ１６がブースタ回路２０によって駆動され
る。ラッチアップの問題を避ける為に、Ｐチャンネル形
トランジスタの代わりに、Ｎチャンネル形トランジスタ
１６を使う。然し、大体ｖｄｄに等しい論理１の電圧が
トランジスタ１６のゲートに供給されると、端子１７に
供給される電圧はｖｄｄより閾値電圧（Ｖ、ｈ）１個分
だ・ノ低い。

この電圧降下は多くの用途では受入れることができない
。この７１題をなくす為、ブースタ回路２０がトランジ
スタ１６のゲートに対し、ｖｄｄよりｖｔｈ１個分より
も大きな値だけ高い信号（昇圧信号）を供給する。端子
０の信号が論理１である時、ブースタ回路２０が昇圧信
号を供給し、トランジスタ１６が端イ１７の信号をＶｄ
ｄに引上げる。端子Ｏの信号が論Ｉ！Ｉ！０である時、
ブースタ回路２０が論ｊＬ！０を供給し、トランジスタ
１６は端子１７の信号を引上げない。バッファ１０を不
作動にずべきであることを示す信号が端子Ｅに入ると、
ブースタ回路２０は論理０出力信号を発生し、端子１６
は、端子Ｏの信号に閏゛係なく、端子１７の信号を引上
げない。

第２Ｃ図は第２８図のブースタ回路２０の回路図である
。従来、色々な形式のブースタ回路が使われている。第
２Ｃ図は一例のブースタ回路を示す。論理０が端子０又
は端子Ｅに供給されると、アンド・ゲート２２がＯの出
力信号を発生する。

アンド・ゲート２２の出力信号がインバータ２４によっ
て１回反転され、インバータ２６によってもう１度反転
される。従って、トランジスタ２８のドレインの信号は
Ｏｖである。アンド・ゲート２２の出力信号がインバー
タ３０によっても１回反転され、インバータ３２によっ
てもう１回反転され、インバータ３４によって更に１回
反転される。従って、インバータ３４は論理１即ちｖｄ
ｄの信号を供給する。トランジスタ３８のゲートがｖｄ
ｄに結合されているから、トランジスタ３８のドレイン
、従ってトランジスタ２８のゲートがｖｄｄからｖｔｈ
を差引いた値に引張られる。この”−１を圧により、ト
ランジスタ２８がオンになり、それによって端子４０が
Ｏｖに引張られる。従って、ブースタ回路２０から発生
される電圧は低であり、トランジスタ１６（第２Ｂ図）
はｓ’ｉａしない。

ブースタ回路２０が、低電圧出力信号から＾電圧昇圧出
力信号への変化の間、昇圧電圧信号を供給する為の電荷
を発生する。論理１信号が端子Ｅに供給され、端子Ｏの
信号が論理０から論理１に変化する時、トランジスタ２
８のゲートに接続されたキャパシタ４２のｉ＆に蓄積さ
れた正の電荷が、トランジスタ２８のゲートの電圧をＶ
ｄｄより高い値に昇圧する。正の電荷は、アンド・ゲー
ト２２の出力端子に接続されたキ１１バシタ４２の極板
がＯｖに保たれ、トランジスタ２８のゲートに接続され
たキャパシタ４２の極板がＶｄｄ−ｖｔｈに保たれてい
る問に蓄積されている。キャパシタ４２は、トランジス
タ２８のゲートの過充電によって、トランジスタ２８の
ゲート絶縁体を破壊するのを避ける為に、比較的容量の
小さい装置にしなければならない。インバータ２４．２
６の内部遅延により、キャパシタ４２がトランジスタ２
８のゲートに電荷を放出する１１！ｔ１Ｆｆｌが得られ
る。インバータ２６の出力信号が論ｙｆｌＯから論ｆｌ
Ｉ！１に変わるまでに、トランジスタ２８のゲートは少
なくともＶｄｄ＋ｖｔｈまで昇圧される。従って、１〜
ランジスタ２８を介して端子４０には一杯のＶｄｄが供
給される。

端子４０のｖｄｄの電圧レベルが、主セパシタ４４の端
子４０に接続された極板を■、の電信１で充電する。こ
の時、インバータ３６の出力端子に接続されたキャパシ
タ４４の極板はＯｖに保たれている。キャパシタ４４が
充電される間、インバータ３０の入力端子の論理１がイ
ンバータ３０，３２゜３４を伝播して、トランジスタ３
８のソースに論ＷＩＯを供給する。この論ＪＩＩＩＯの
電圧レベルにより、トランジスタ２８のゲートがトラン
ジスタ３８を介して低に引張られる。従って、トランジ
スタ２８は導電しなくなる。そうなった時、インバータ
３６の出力端子の信号が論理Ｏレベルから論即ルベル即
ちＶｄｄレベルになる。これによって、：１ヤバシタ４
４の端子４０に接続された極板の正の電荷から端子４０
１．：Ｊｔ荷が放出される。キャパシタ４４はトランジ
スタ１６（第２Ｂ図）のゲート静電容畿に比べて非常に
大きい静電古墳を持つ様に選ばれており、この１！荷は
導電していないトランジスタ２８を介して放電すること
ができないから、トランジスタ１６（第２８図）のゲー
トの電圧レベルはＶｄｄより十分高く昇圧される。トラ
ンジスタ４６，４８．５０は全てゲートをドレインにス
トラップ接続してあり、このドレインはｖｄｄとは反対
鋼に接続されていて、これらのトランジスタが直列に接
続されている。従って、これらのトランジスタは、端子
４０の電圧がｖｄｄよりｖｔｈの３倍よりも大きい値に
上杆した場合に、導電を開始する。これが端子４０の電
圧を制限し、こうしてトランジスタ１６（第２Ｂ図）の
損傷を避ける。

この発明が解決する問題を正確に説明することができる
様に、第１図及び第２Ａ図乃至第２Ｃ図の回路を詳しく
説明した。第３Ａ図乃至第３Ｅ図は、第１図及び第２Ａ
図乃至第２Ｃ図の回路に於けるタイミング誤差によって
起る問題を説明する為の時内線図である。第３Ａ図乃至
第３Ｅ図の時間線図は、この回路を著しく簡単にしたも
の）動作を示している。この例では、ＮがＯに等しく、
Ｌが２に等しい。従ってアレイ４（第１図）が１行を持
っており、行アドレス信号を必要としない。

第３Ａ図はアドレス端子Ａ１のアドレス信号を表わし、
第３Ｂ図は端子Ａ２のアドレス信号を表わす。２つの２
進ビツトによって４つのアドレスを選ぶことができるか
ら、この記憶素子の行は４個のメモリ・セルを含む。こ
の例で、これらのメモリ・セルに記憶されるデータが、
それに対応するアドレスと共に下の表に示されている。

ＡＩ　　　　　　Ａ２　　　　　　Ｄ ｏ　　　　　　０　　　　０ 第３Ｃ図は、第３Ａ図及び第３Ｂ図に示す信号とこの表
に示す記憶データに応答しで、マルチプレクサ８から端
子０（第２Ａ図）に発生される信号を示す。１１間ｔ１
の間、マルチプレクサ８が１−Ｏ位置（Ａ１−１及びＡ
２＝Ｏ）で記憶されるデータに対応する論理１信号を発
生する。１１間ｔ２の間、供給されたアドレス信号は、
位置Ｏ−１に記憶されたデータを供給すべきであること
を示しており、従って端子Ｏに論理１が出る。然し、タ
イミング誤差の為、マルチプレクサ８が位置Ｏ−０に記
憶されたデータを一時的に供給する。これが端子Ｏに供
給される信号の土向きのスパイクとなって現れる。

大抵の場合、端子Ｏのスパイクは、後続の回路がこう云
うスパイクを無視する様に設定されている為に、後続の
回路によって無視される。然し、第２Ｃ図の回路はこう
云う種類のスパイクの悪影響を受ける。第３Ｄ図は端子
１７（第２Ｂ図）に発生される信号の時間線図である。

期間ｔ１の間、出力バッファ１０が端子１７に一杯のｖ
ｄｄの出力信号を発生する。これはブースタ回路２０が
トランジスタ１６（第２Ｂ図）のゲートの電圧をＶｄｄ
＋ｖｔｈより十分高く昇圧ツるからである。ブースタ回
路２０がスパイクを受取ると、［−時的な１論理Ｏがブ
ースタ回路２０を伝搬して、インバータ２６の出力端子
に論理Ｏを供給する。この論理Ｏが更に伝搬して、イン
バータ３４の出力端子に論理１が出る。この論理１がト
ランジスタ３８を介してトランジスタ２８をターンオン
する１、ブースタ回路２０に正しい信号が供給される時
、これが端子４０の電圧レベルをＯに引張り始める。４
−Ｖバラタ４４は、トランジスタ１６（第２Ｂ図）のゲ
ートの正しいブースタ作用を行なう程充電することがで
きない。従って、Ｖｄｄ’−ｖｔｈと云う不適切な電圧
が出力端子１７に発生される。場合によっては、この不
適切なＮ　Ｌ＋−が大きなデータの誤まりを招くことが
あり、従って受入れることができない。

期間ｔ　からｌＩ間ｔ４への移り変わりにより、上向き
スパイクが示されている。上向きスパイクは、この特定
の回路では出力の誤まりを招かないが、ある回路では誤
まりを招くことがある。第３Ｅ図は端子１７の所望の出
力信号を示す時間線図である。

成る用途では、タイミング誤差によって発生されたスパ
イクを除くことが必要である。第４Ａ図及び第４Ｂ図は
第１図、第２Ａ図乃至第２ｃ図及び第３Ａ図乃至第３Ｅ
図について上に示したスパイクを軽減１゛る様に段重さ
れたこの発明の一実施例の回路図である。第４Ａ図及び
第４Ｂ図の実施例は、ランダムアクセス・メモリ装置に
記憶されるデータの列毎の分解の場合のこの発明の例を
示している。この一実施例を説明するが、この特定の実
施例が何らこの発明の範囲を制約するものと解してはな
らない。この発明は、２つ又は更に多くの入力信号を受
取って、それに応答して出力信号を発生する任意の組合
せ論理回路又はその他の形式の回路に広く用いられる。

第４Ａ図はこの発明の一実施例の回路図である。

マルチプレクサ８、バッファ１０及び出力端子１２は第
２Ａ図に同じ参照数字で示した部品と同様に動作する。

更に第４Ａ図の回路は変化検出器５２を含む。付置信号
は、チップの外部から供給されるか、或いは他の信号に
応答して、チップ上で発生される場合が多い。この実施
例では、この信号が端子５６を介して第４Ａ図の回路に
供給される。アドレス端子Ａ　Ｎ　−１−１乃至ＡＬに
供給されたアドレス信号が変化検出器５２に供給される
。変化検出器５２が端子王に出力信号を発生する。この
信号は、変化が検出されなかった時は論理１であり、変
化が検出された時は論理Ｏである。変化検出器５２によ
って論理１が発生され、論理１の付置信号が端子５６に
供給された時、アンド・ゲート５４が論理１を出力バッ
フ７１０（供給し、出力バッファ１０が、端子Ｏ及びＯ
に供給された信号に応じて、端子１２に出力信号を供給
する。

端子５６の付置信号又は変化検出器５２の出力信号が論
理Ｏであれば、出力バッファ１０が不作動にされ、端子
１２に対して＾インピーダンスになる。

変化検出器５２の一部分の回路図が第４Ｂ図に示されて
いる。第４Ｂ図に示す部分は、端子ＩＮに供給された１
つの入力信号に対して作用する。

変化検出器５２が多数の入力信号を処ＢＩ！すべき場合
、第４Ｂ図に示す回路を夫々１つずつ設け、端子ＯＵＴ
に発生されるこれら多数の回路の出力Ｇｉ号をアンド・
ゲート５８の様なアンド・ゲートで組合＋！なければな
らない。入力１個の変化検出器５２Ａは、変化が検出さ
れたことに応答して、端子ＯＵ王に、ｄ延装ｖｆｉ６０
によって設定された持続時間を持つ論理０の一時的な変
化検出器＠を発生ずる。

この部分的な変化検出２１；５２Ａの動作の説明に当た
って、トランジスタ６２，６４，６６．６８゜７０．７
２．７４．７６は純粋なスイッチング装置であると仮定
する。従って、これらのトランジスタの内の１つがオン
になると云う時、それはトランジスタのチャンネルが導
電していることを意味する。逆に、トランジスタがオフ
であると云う時、それはトランジスタのチャンネルが導
電しないことを意味する。論１ＩＩＩＯ信号が端子ＩＮ
に供給されると、］〕チャフチヤンネル形ジスタ６６が
オンであり、Ｎチャンネル形トランジスタ６４がオフで
ある。ＩＮの信号がインバータ７８によって反転され、
論理１の出力信号により、Ｐチャンネル形トランジスタ
７２はオフになり、Ｎｆレンネル形トランジスタ７４は
オンになる。ＩＮの信号が、遅延回路６０の一定の遅延
時間よりも長い間、論理０−＜″ありたと仮定すると、
論理１信号がＰジャンネル形トランジスタ７０のゲート
及びＮチャンネル形トランジスタ６２のゲートに供給さ
れる。

従って、トランジスタ７０がオフであり、１−ランジス
タロ２がオンである。インバータ８０の入力端子に供給
された論１ｇＩ”ｌが反転されて、Ｐチャンネル形トラ
ンジスタ６８及びＮチ１ノンネル形トランジスタ７６の
ゲートに論ｊ！ｌＩＯを供給づる。従って、トランジス
タ６８がオンで、トランジスタ７６がオフである。この
状態では、端子ＯＵＴからｖｄｄ又はアースへの唯一の
通路はトランジスタ６６及び６８を通るものである。従
って、端子ＯｔＪＴに供給される信号はｖｄｄ１即ち論
理１である。

端子ＩＮの信号が論１！１に変化すると、ＰチＰンネル
形トランジスタ６６がターンオフになり、Ｎチャンネル
形トランジスタ６４がターンオンになる。この時、信号
の変化は遅延装ｆｆ６０を伝搬しておらず、従って論理
１がＮｆ−ヤンネル形トランジスタ６２のゲートにか１
つており、トランジスタ６２がオンである。トランジス
タ６２．６４が両方ともオンであり、トランジスタ６６
がオフであるから、端子ＯｔＪ　Ｔの信号はアースに引
張られる、即ち論理Ｏになる。端子ＩＮの論理１がイン
バータ７８によって反転されて、Ｐチャンネル形トラン
ジスタ７２及びＮチ１１ンネル形トランジスタ７４のゲ
ートに論理０を加える。従ってトランジスタ７２がター
ンオンになり、トランジスタ７４がターンオフになる。

新しい信号はまだ遅延装置６０を伝搬していないから、
Ｐチャンネル形トランジスタ７０のゲートの信号は論理
１であり、トランジスタ７０がオフである。論理０が遅
延装置６０を伝搬した後、Ｐチャンネル形トランジスタ
７０及びＮチャンネル形トランジスタ６２のゲートに対
する論理Ｏにより、トランジスタ７０がターンオンにな
り、トランジスタ６２がターンオフになる。従って、端
子ＯＵＴからアースへの通路が切れ、端子ＯＵＴから１
−ランジスタフ０及び７２を介してＶｄｄに到る通路が
設定され、端子ＯＵＴに論理１信号が出る。従って、部
分的な変化検出器５２Ａは、端子ＩＮの信号が論理Ｏか
ら論理１に変化した後、遅延袋Ｍ６０に組込まれた遅延
時間によって決定される期間の間、端子ＩＮに論理Ｏの
出力信号を発生ずる。遅延袋ｆｆ１６０の遅延時間は、
例えばＲＣ計時遅延８置、多重ゲート遅延装置又はクロ
ック式タイミングの様な任意の方法によって求めること
ができる。遅延装置６０の論理０の出力信号がインバー
タ８０によって反転されて、Ｐチャンネル形トランジス
タ６８及びＮチャンネル形トランジスタ７６のゲートに
論理１を供給する。従って、トランジスタ６８がオフで
あり、トランジスタ７６がオンである。

この時端子ＩＮの信号が論理１から論理Ｏに変わると、
インバータ７８が端子ＩＮの信号を反転して、Ｐチャン
ネル形トランジスタ７２及びＮブレンネル形トランジス
タ７４のゲートに論ｌ！Ｉ１１を供給する。従って、ト
ランジスタ７２がターンオフになり、トランジスタ７４
がターンオンになる。

この論理１が遅延袋２！６０及びインバータ８０を伝搬
するまで、トランジスタ７６はオンに止まる。

従って、端子０ＬＪｒからＶｄｄへ到る通路がトランジ
スタ７２の所で切れ、喘ｆＯＵＴからトランジスタ７４
．７６を介してアースに到る通路が設定される。この為
、端子ＯＵＴに論理Ｏの出力信号が出る。端子ＩＮの論
１１３！　０により、Ｐチャンネル形ｌ−ランジスタロ
６がターンオンになり、Ｎチ１７ンネル形トランジスタ
６４がターンオンになる。

インバータ７８によって発生された論１１！１信号が遅
延装置６０を伝搬した後、インバータ８０がこの信号を
反転して、Ｐチャンネル形トランジスタ６８及びＮチャ
ンネル形トランジスタ７６のゲートに論理Ｏを供給する
。従って、トランジスタ６８がターンオンになり、トラ
ンジスタ７６がターンオフになる。この為、端子ＯＵ「
からアースに到る通路がトランジスタ７６の所で切れ、
端子ＯＵ−「からトランジスタ６６．６８を通る通路が
設定される。この為、端子０ＬＪＴに論理１がでる。

遅延装置６０によって発生された論理１により、Ｐチャ
ンネル形トランジスタ７０がターンオフになり、Ｎチャ
ンネル形トランジスタ６２がターンオンになる。これに
よって部分的な変化検出器５２△は休止状態になり、前
に述べた様に＃ｉ１！ｌｌ　Ｑの入力信号を持つ。要約
すれば、部分的な変化検出ｉ！！＋５２Ａでは、端子Ｉ
Ｎに供給される変化信号が論理Ｏから論理１へ又は論理
１から論理Ｏへ変化した時、選ばれた持続時間を持つ論
］！［ｌＯの出力信号を発生する。その他の時、部分的
な変化検出器は論Ｌｉ！　１の出力信号を発生する。

部分的な変化検出器（部分的な変化検出器５２△だけを
示しである）の出力信号が、アンド・ゲート５８に対す
る入力信号として供給される。

部分的な変化検出器によって変化が検出されない時、ア
ンド・ゲート５８に対する全ての入力信号が論理１であ
り、アンド・ゲート５８の出力信号が論理１である。何
れかの部分的な変化検出器が変化を検出すると、アンド
・ゲート５８に対する１つの入力信号が論ｌｌＯになり
、アンド・ゲート５８の出力信号は論１！！０である。

第４Ａ図及び第４Ｂ図の実ａ例の動作が第５Ａ図乃至第
５Ｅ図の時間線図に示されている。第５Ａ図乃至第５Ｃ
図は第３Ａ図乃至第３Ｃ図と同じであり、同じ信号を示
ず。第５Ａ図及び第５Ｂ図に示す信号が変化検出器５２
に供給され、変化検出器５２の出力が第５Ｄ図に示され
ている。変化が検出されると、変化検出器５２がアンド
・ゲート５４に対して論理Ｏ信号を供給し、このゲート
がバッファ１０の付置端子Ｅに論ＪｊｐＯを供給する。

論理Ｏの付置信号により、ブースタ回路２０（第２Ｃ図
）が端子４０に論１００を発生りる（第２Ｃ図）。これ
によってキャパシタ４４（第２Ｃ図）が放Ｍする。然し
、変化検出器５２による遅延は、キャパシタ４４が充電
することができる様にし、こうしてブースタ回路２０が
正常に動作することができるくらいに長く選ばれる。従
って第５Ｃ図に示す様に、期間ｔ１からｔ２及びｔ３か
らｔ４の変化の時にスパイクが発生する時、出力バッフ
７１０が不作動にされ、出力バッファ１０の出力信号が
抑圧される。出力バッファ１０が高インピーダンスの出
力信号を発生する間、それに関係する期間は非常に短か
いので、バッファ１０の出力信号が抑圧される間、端子
１２の信号は変化しない。このことが第５Ｅ図に反映し
ている。即ち、出力バッファ１０は、端子１２に、第５
Ｅ図に示したスパイクの無い出力信号を発生する。下向
きスパイクを阻止することにより、この実施例はブース
タ回路２０が正しく充電できる様にし、こうして第３Ｄ
図に示した従来の信号とは箕なり、期ｆａｔ　ｔ　２の
間−杯のＶｄｄの出力信号を発生する。別の実施例とし
て、不作動信号を組合せ回路に直接的に、又はマルチプ
レクサ８と出力バッファ１０の間に配置した回路に供給
しても良い。こう云う何れの実施例も、この発明の範囲
内で容易に考えられる選択事項である。

具体的な実施例を説明したが、これがこの発明の範囲を
制限するものと解してはならない。この発明の範囲は特
許請求の範囲のみによって限定されることを承知された
い。

以上の説明に関連して更に下記の項を開示づる。

（１）　　少なくとも２つの入力信号に応答して組合せ
動作を行なう回路に於いて、前記入力信号を受取ると共
に不作動信号を受取り、前記入力信号に応答しで出力信
号を発生し、前記不作動信Ｖ５に応答して該出力信号を
抑圧づ−る組合せ回路と、前記入力信号の−Ｎ１分又は
全部を受取り、受取った１つの入力信号に検出された変
化に応答してＭ１記不作動信号を発生する変化検出器と
を有する回路、。

（２）　　（１）項に記載した回路に於いて、入ツノ信
号がディジタル信号である回路。

（３）　　（１）項に記載した回路に於いて、組合せ回
路が論理ゲートである回路。

（Ｉｔ）　　（１）項に記載した回路に於いて、組合せ
回路がマルチプレクサである回路。

（５）　　（１）項に記載した回路に於いて、この回路
が１つの基板内に形成さｄている回路。

（６）　　（１）項に記載した回路に於いて、この回路
が１個の半導体基板内に形成されている回路。

（７）　　少なくとも２つの論理入力信号に応答して組
合せ動作を実施する回路に於いて、入力信号を受取り、
該入力信号に応答して出力信号を発生する組合せ回路と
、前記入力信号の一部分又は全部を受取り、受取った１
つの入力信号に検出された変化に応答して不作動信号を
発生する変化検出器と、前記出力信号を受取り、該出力
信号に応答してバッフ？出力信号を発生し、更に前記不
作動信号を受取る様になっていて、該不作動信号に応答
して不作動にされる出力バッファとを有する回路。

（８）　　（７）項に記載した回路に於いて、組合せ回
路が論理ゲートで構成される回路。

（９）　　（７）項に記載した回路に於いて、組合せ回
路がマルチプレクサで構成される回路。

（１Ｇ）　　（７）項に記載した回路に於いて、この回
路が１個の基板内に形成されている回路。

（１１）　　（７）項に記載した回路に於いて、この回
路が１個の半導体基板内に形成されている回路。

（１２）入力信号を受取ると共に不作ｖＪ他信号受取り
、入力信号に応答して出力信号を発生し、前記不作動信
号に応答して前記出力信号を抑圧する組合せ回路に於け
る誤差を抑圧する方法に於いて、前記入力信号の一部分
又は全部を受取り、受取った１つの人力信号に検出され
た変化に応答しＣ前記不作動信号を発生する変化検出器
を設け、前記不作動信号を前記組合せ回路に供給して前
記出力信号を抑圧する工程を含む方法。

（１３）　　（１２）項に記載した方法において、変化
検出器が選ばれた持続時間の量子作動信号を発生する方
法。

（１４）　　（１２）項に記載した方法に於いて、組合
せ回路が論理ゲートである方法。

（１５）　　（１２）項に記載した方法に於いて、入力
信号がディジタル信号である方法。

（１６）　　（１２）項に記載した方法に於いて、組合
せ回路がマルチプレクサである方法。

（１７）この発明の実施例ではマルチプレクサ（８）の
様な組合せ回路を用いる。マルチプレクサに対する人力
信号の全部又は一部分が変化検出器（５２）に６供給さ
れる。変化を検出すると、変化検出器が信号を発注し、
この信号は、組合せ回路の内、グリッチ及び／又はタイ
ミング誤差の影響を受けやすい部分より先に、組合せ回
路の動作を一時的に抑圧する。この遅延がグリッチ及び
／又はタイミング誤差が消滅する時間を持たせる。これ
によって、抑圧されたグリッチ及び／又はタイミング誤
差が原因で起る様な誤りを避ける為に、彩管を受けやす
い部分に対して一層きれいな信号が得られる。

【図面の簡単な説明】

第１図は従来のメモリ装置の回路図、第２Ａ図は第１図
の列マルチプレクサ及び出カバソファの回路図。第２Ｂ
図は第２Ａ図の出力バッフ７１０の回路図、第２Ｃ図は
第２Ｂ図のブースタ回路２０の回路図、第３Ａ図乃至第
３Ｅ図は第２Ａ図の回路の動作を示す時間線図、第４Ａ
図はこの発明の一実施例の回路図、第４Ｂ図は第４Ａ図
の変化検出ＶＳ５２の回路図、第５Ａ図乃至第５Ｅ図は
第４Ａ図の回路の動作を示す時間線図である。 主な符号の説明 ８：マルチプレクサ １０：出力バッフ７ １２：出力バッド ５２：変化検出器 図面の浄書（内容に変３１！なしン

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つの入力信号に応答して組合せ動作を
   行なう回路に於いて、前記入力信号を受取ると共に不作
   動信号を受取り、前記入力信号に応答して出力信号を発
   生し、前記不作動信号に応答して該出力信号を抑圧する
   組合せ回路と、前記入力信号の一部分又は全部を受取り
   、受取つた１つの入力信号に検出された変化に応答して
   前記不作動信号を発生する変化検出器とを有する回路。 ２、出力信号を受取ると共に不作動信号を受取り、入力
   信号に応答して出力信号を発生し、前記不作動信号に応
   答して前記出力信号を抑圧する組合せ回路に於ける誤差
   を抑圧する方法に於いて、前記入力信号の一部分又は全
   部を受取り、受取つた１つの入力信号に検出された変化
   に応答して前記不作動信号を発生する変化検出器を設け
   、前記不作動信号を前記組合せ回路に供給して前記出力
   信号を抑圧する工程を含む方法。