JPH0221146B2 - - Google Patents
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- JPH0221146B2 JPH0221146B2 JP56197311A JP19731181A JPH0221146B2 JP H0221146 B2 JPH0221146 B2 JP H0221146B2 JP 56197311 A JP56197311 A JP 56197311A JP 19731181 A JP19731181 A JP 19731181A JP H0221146 B2 JPH0221146 B2 JP H0221146B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- input
- circuit
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
本発明は、組合せ回路群とフリツプフロツプ群
とを含む複合回路網を搭載した集積回路の遅延時
間測定方法に関し、特に、複合回路網の任意パス
の遅延時間の測定（デイレイテスト）に好適な遅
延時間測定方法に関する。
とを含む複合回路網を搭載した集積回路の遅延時
間測定方法に関し、特に、複合回路網の任意パス
の遅延時間の測定（デイレイテスト）に好適な遅
延時間測定方法に関する。
集積回路内の複合回路網について、個々の回路
の遅延並びにその他の遅延パラメータのような交
流パラメータの測定を行う手順は、次の通りであ
る。まず、複合回路網中に存在する信号パスのう
ち、特定のパスを選定する。そして、パスの入力
点の入力を変更し、所定の時間後にパスの出力点
を観測することにより、そのパスの遅延パラメー
タなどの交流パラメータの妥当性をチエツクす
る。
の遅延並びにその他の遅延パラメータのような交
流パラメータの測定を行う手順は、次の通りであ
る。まず、複合回路網中に存在する信号パスのう
ち、特定のパスを選定する。そして、パスの入力
点の入力を変更し、所定の時間後にパスの出力点
を観測することにより、そのパスの遅延パラメー
タなどの交流パラメータの妥当性をチエツクす
る。
試験対象に選んだパスの入力点が集積回路の端
子（ピン）であれば、試験装置によつて直接的に
入力点の入力変更が可能である。入力点が内部の
フリツプフロツプの場合は、これはできないの
で、従来は一般に内部回路によつて入力点のフリ
ツプフロツプに所定のデータをセツトすることで
入力変更を行つている。同様に、出力点がフリツ
プフロツプの場合も、出力点を試験装置で直接的
に観測することはできない。そこで、入力変更か
ら所定時間後に出力点のフリツプフロツプにトリ
ガ信号を与え、ついでそのフリツプフロツプの内
容を出力端子に出力し、該出力データを試験装置
で観測する。
子（ピン）であれば、試験装置によつて直接的に
入力点の入力変更が可能である。入力点が内部の
フリツプフロツプの場合は、これはできないの
で、従来は一般に内部回路によつて入力点のフリ
ツプフロツプに所定のデータをセツトすることで
入力変更を行つている。同様に、出力点がフリツ
プフロツプの場合も、出力点を試験装置で直接的
に観測することはできない。そこで、入力変更か
ら所定時間後に出力点のフリツプフロツプにトリ
ガ信号を与え、ついでそのフリツプフロツプの内
容を出力端子に出力し、該出力データを試験装置
で観測する。
ところで、従来の集積回路の遅延時間測定方法
の問題点は、内部回路によつて入力点のフリツプ
フロツプに所定のデータをセツトする方法にあ
る。これについて、第１図により簡単に説明す
る。
の問題点は、内部回路によつて入力点のフリツプ
フロツプに所定のデータをセツトする方法にあ
る。これについて、第１図により簡単に説明す
る。
第１図において、１ａ，１ｂ，１ｃは組合せ回
路２の入力フリツプフロツプであり、３はその出
力フリツプフロツプである。今、フリツプフロツ
プ１ａ，１ｂ，ｃのいずれか１つと、フリツプフ
ロツプ３との間に囲まれた組合せ回路２内の特定
のパスを試験するものとする。４，５はこのパス
に含まれるANDゲートである。
路２の入力フリツプフロツプであり、３はその出
力フリツプフロツプである。今、フリツプフロツ
プ１ａ，１ｂ，ｃのいずれか１つと、フリツプフ
ロツプ３との間に囲まれた組合せ回路２内の特定
のパスを試験するものとする。４，５はこのパス
に含まれるANDゲートである。
ここで、従来は、内部回路によつて所定のデー
タをセツトするのに、通常のクロツクピンを使用
していた。しかし、該クロツクピンの接続は多様
な構成が可能なようになつているため、クロツク
を与えると、入力フリツプフロツプ群の一つに対
してではなく、１群のフリツプフロツプが一斉に
セツトされてしまう。すなわち、第１図におい
て、組合せ回路２内の該当パスだけを活性化する
ようなデータを端子DA，DB，DCに与え、端子
CAにクロツクを与えると、フリツプフロツプ１
ａ，１ｂ，１ｃが一斉にセツトする。一定時間経
過後に端子CBにクロツクを与えてフリツプフロ
ツプ３をトリガする。
タをセツトするのに、通常のクロツクピンを使用
していた。しかし、該クロツクピンの接続は多様
な構成が可能なようになつているため、クロツク
を与えると、入力フリツプフロツプ群の一つに対
してではなく、１群のフリツプフロツプが一斉に
セツトされてしまう。すなわち、第１図におい
て、組合せ回路２内の該当パスだけを活性化する
ようなデータを端子DA，DB，DCに与え、端子
CAにクロツクを与えると、フリツプフロツプ１
ａ，１ｂ，１ｃが一斉にセツトする。一定時間経
過後に端子CBにクロツクを与えてフリツプフロ
ツプ３をトリガする。
このように従来の集積回路の遅延時間測定方法
においては、所定データのセツトは１群のフリツ
プフロツプに対して同時に行うようになつてい
る。このため、１群のフリツプフロツプに接続す
るパスのうち、遅延が最大のパス（第１図では
ANDゲート４，５を含むパス）以外は、試験す
ることができない。さなに、入力点として選ぶフ
リツプフロツプ（第１図のフリツプフロツプ１
ａ，１ｂ，１ｃはエツジトリガタイプでなければ
ならず、回路設計の自由度が制約される。
においては、所定データのセツトは１群のフリツ
プフロツプに対して同時に行うようになつてい
る。このため、１群のフリツプフロツプに接続す
るパスのうち、遅延が最大のパス（第１図では
ANDゲート４，５を含むパス）以外は、試験す
ることができない。さなに、入力点として選ぶフ
リツプフロツプ（第１図のフリツプフロツプ１
ａ，１ｂ，１ｃはエツジトリガタイプでなければ
ならず、回路設計の自由度が制約される。
本発明の目的は、集積回路内の複合回路網の遅
延時間の測定にあたり、上記の如き入力フリツプ
フロツプの値を変化させる場合の従来の問題点を
解消することにある。 しかして、本発明は、組
合せ回路群とフリツプフロツプ群とを含む複合回
路網を有する集積回路において、スキヤン回路を
用いて、該複合回路網の通常動作時に該フリツプ
フロツプ群をトリガするためのタイミング入力と
は独立したスキヤンイン用のクロツク入力、スキ
ヤンイン用のアドレス入力およびデータ入力を与
え、該アドレス入力で指定されるフリツプフロツ
プを該フリツプフロツプ群から選択し、そのフリ
ツプフロツプに該データ入力を該クロツク入力の
タイミングでセツトし、該フリツプフロツプとつ
ながる組合せ回路の出力側フリツプフロツプの変
化を検出することにより、該複合回路網の任意パ
スの遅延時間を測定するものである。
延時間の測定にあたり、上記の如き入力フリツプ
フロツプの値を変化させる場合の従来の問題点を
解消することにある。 しかして、本発明は、組
合せ回路群とフリツプフロツプ群とを含む複合回
路網を有する集積回路において、スキヤン回路を
用いて、該複合回路網の通常動作時に該フリツプ
フロツプ群をトリガするためのタイミング入力と
は独立したスキヤンイン用のクロツク入力、スキ
ヤンイン用のアドレス入力およびデータ入力を与
え、該アドレス入力で指定されるフリツプフロツ
プを該フリツプフロツプ群から選択し、そのフリ
ツプフロツプに該データ入力を該クロツク入力の
タイミングでセツトし、該フリツプフロツプとつ
ながる組合せ回路の出力側フリツプフロツプの変
化を検出することにより、該複合回路網の任意パ
スの遅延時間を測定するものである。
以下、本発明の一実施例について図面に沿つて
説明する。
説明する。
第２図に、本発明にかかる集積回路の回路構成
の一例を示す。ただし、スキヤンアウト回路、お
よび複合回路網の大部分は図中省略してある。
の一例を示す。ただし、スキヤンアウト回路、お
よび複合回路網の大部分は図中省略してある。
同図において、２０〜２２，２５はフリツプフ
ロツプであり、組合せ回路２７と共に集積回路内
の複合回路網の一部を構成している。この組合せ
回路２７には、ANDゲート２３，２４が含まれ、
それらは図示のようにフリツプフロツプ２０〜２
２，２５と接続されている。２６はスキヤンイン
回路である。このスキヤンイン回路２６には、ス
キヤンイン用のデータ／アドレス端子SiDとクロ
ツク端子STA，STB、およびモード端子MODE
がそれぞれ接続される。またスキヤンイン回路２
６からは、複合回路網中の各パスの入力点として
選ばれるフリツプフロツプ２０〜２２、つまりス
キヤンインの対象となり得るフリツプフロツプの
それぞれに対応して、１対の信号線が出ている。
ロツプであり、組合せ回路２７と共に集積回路内
の複合回路網の一部を構成している。この組合せ
回路２７には、ANDゲート２３，２４が含まれ、
それらは図示のようにフリツプフロツプ２０〜２
２，２５と接続されている。２６はスキヤンイン
回路である。このスキヤンイン回路２６には、ス
キヤンイン用のデータ／アドレス端子SiDとクロ
ツク端子STA，STB、およびモード端子MODE
がそれぞれ接続される。またスキヤンイン回路２
６からは、複合回路網中の各パスの入力点として
選ばれるフリツプフロツプ２０〜２２、つまりス
キヤンインの対象となり得るフリツプフロツプの
それぞれに対応して、１対の信号線が出ている。
クロツク端子STA，STBは通常動作時のタイ
ミング端子（第１図のCA等）とは独立に設けら
れ、ANDゲート１０，１１によつてそれぞれモ
ード端子MODEと論理積されて、シフトレジス
タ１４に入力される。このシフトレジスタ１４に
は、データ／アドレス端子SiDも入力される。シ
フトレジステ１４の出力（並列）はアドレスデコ
ーダ１５に入力される。アドレスデコーダ１５
は、スキヤンイン対象となり得る各フリツプフロ
ツプに対応した出力線を有し、データ／アドレス
端子SiDからシフトレジスタ１４に設定されたア
ドレスを解読し、指定された１つのフリツプフロ
ツプに対応する出力線だけを“１”レベルにす
る。
ミング端子（第１図のCA等）とは独立に設けら
れ、ANDゲート１０，１１によつてそれぞれモ
ード端子MODEと論理積されて、シフトレジス
タ１４に入力される。このシフトレジスタ１４に
は、データ／アドレス端子SiDも入力される。シ
フトレジステ１４の出力（並列）はアドレスデコ
ーダ１５に入力される。アドレスデコーダ１５
は、スキヤンイン対象となり得る各フリツプフロ
ツプに対応した出力線を有し、データ／アドレス
端子SiDからシフトレジスタ１４に設定されたア
ドレスを解読し、指定された１つのフリツプフロ
ツプに対応する出力線だけを“１”レベルにす
る。
１７ａ，１７ｂはフリツプフロツプ２０のスキ
ヤンイン用のANDゲートであり、それぞれの出
力はフリツプフロツプ２０のセツト入力とリセツ
ト入力に供給される。同様に、ANDゲート１８
ａ，１８ｂはフリツプフロツプ２１のスキヤンイ
ン用、ANDゲート１９ａ，１９ｂはフリツプフ
ロツプ２２のスキヤンイン用である。このような
ANDゲート対は、実際には、スキヤンイン対象
のフリツプフロツプと同数だけ設けられている。
ANDゲート１７ａ，１８ａ，１９ａには、テー
タ／アドレス端子SiD、アドレスデコーダ１５の
対応出力線、およびANDゲート１３の出力がそ
れぞれ入力される。ANDゲート１７ｂ，１８ｂ，
１９ｃには、データ／アドレス端子SiDに接続さ
れたインバータ１６の出力、アドレスデコーダ１
５の対応出力線、およびANDゲート１３の出力
がそれぞれ入力される。
ヤンイン用のANDゲートであり、それぞれの出
力はフリツプフロツプ２０のセツト入力とリセツ
ト入力に供給される。同様に、ANDゲート１８
ａ，１８ｂはフリツプフロツプ２１のスキヤンイ
ン用、ANDゲート１９ａ，１９ｂはフリツプフ
ロツプ２２のスキヤンイン用である。このような
ANDゲート対は、実際には、スキヤンイン対象
のフリツプフロツプと同数だけ設けられている。
ANDゲート１７ａ，１８ａ，１９ａには、テー
タ／アドレス端子SiD、アドレスデコーダ１５の
対応出力線、およびANDゲート１３の出力がそ
れぞれ入力される。ANDゲート１７ｂ，１８ｂ，
１９ｃには、データ／アドレス端子SiDに接続さ
れたインバータ１６の出力、アドレスデコーダ１
５の対応出力線、およびANDゲート１３の出力
がそれぞれ入力される。
ANDゲート１３は、モード端子MODEを入力
とする１入力NANDゲート１２の出力と、クロ
ツク端子STBとの論理積をとる。したがつて、
モード端子MODEが“０”のときのみ、クロツ
ク入力端子STBに与えられるクロツクパルス
（STB）がANDゲート１３より送出する。
とする１入力NANDゲート１２の出力と、クロ
ツク端子STBとの論理積をとる。したがつて、
モード端子MODEが“０”のときのみ、クロツ
ク入力端子STBに与えられるクロツクパルス
（STB）がANDゲート１３より送出する。
シフトレジスタ１４の構成例を第３図に示す。
この例のシフトレジスタ１４は、マスタ・スレー
プ形のシフトレジスタで、マスタ・フリツプフロ
ツプ３０1，３０2，３０3，…とスレーブ・フリ
ツプフロツプ３１1，３１2，３１3，…とから成
る。８ビツト長とすると、マスタ・スレーブ両フ
リツプフロツプはそれぞれ８個存在する。デー
タ／アドレス端子SiDは初段のマスタ・フリツプ
フロツプ３０1のデータ入力に接続される。AND
ゲート１１の出力はマスタ・フリツプフロツプ３
０1，３０2，３０3，…のクロツク入力に接続さ
れ、他方のANDゲート１０の出力はスレーブ・
フリツプフロツプ３１1，３１2，３１3，…のク
ロツク入力に接続される。これ以外の接続関係は
図示の通りである。
この例のシフトレジスタ１４は、マスタ・スレー
プ形のシフトレジスタで、マスタ・フリツプフロ
ツプ３０1，３０2，３０3，…とスレーブ・フリ
ツプフロツプ３１1，３１2，３１3，…とから成
る。８ビツト長とすると、マスタ・スレーブ両フ
リツプフロツプはそれぞれ８個存在する。デー
タ／アドレス端子SiDは初段のマスタ・フリツプ
フロツプ３０1のデータ入力に接続される。AND
ゲート１１の出力はマスタ・フリツプフロツプ３
０1，３０2，３０3，…のクロツク入力に接続さ
れ、他方のANDゲート１０の出力はスレーブ・
フリツプフロツプ３１1，３１2，３１3，…のク
ロツク入力に接続される。これ以外の接続関係は
図示の通りである。
第４図に、データ／アドレス端子SiD、クロツ
ク端子STA，STBのタイミング関係を示す。以
下、第２図ないし第４図を参照しながら、本実施
例の動作について説明する。
ク端子STA，STBのタイミング関係を示す。以
下、第２図ないし第４図を参照しながら、本実施
例の動作について説明する。
今、フリツプフロツプ２０−ANDゲート２３
−ANDゲート２４−フリツプフロツプ２５のパ
スについて、立上がり変化時（入力点フリツプフ
ロツプ２０をリセツト状態（“０”）からセツト状
態（“１”）に変化させた時）の遅延時間を試験す
る場合を考える。
−ANDゲート２４−フリツプフロツプ２５のパ
スについて、立上がり変化時（入力点フリツプフ
ロツプ２０をリセツト状態（“０”）からセツト状
態（“１”）に変化させた時）の遅延時間を試験す
る場合を考える。
この場合、まずフリツプフロツプ２０，２５を
“０”にスキヤンインする必要がある。また、該
当パスを活性化するために、フリツプフロツプ２
１，２２を“１”にスキヤンインする必要があ
る。このスキヤンインはつぎのようにして行な
う。モード端子MODEを“１”レベルにし、
ANDゲート１０，１１を活性化した状態で、第
４図に示すタイミングにしたがつてフリツプフロ
ツプ２０を指定するアドレスをビツト直列にデー
タ／アドレス端子SiDから入力する。第４図から
明らかなように、このアドレスはクロツク
（STA，STB）のタイミンングで順次後段側にシ
フトされる。アドレスの８ビツト目（シフトレジ
スタ１４は８ビツト長とする）のシフトインが終
了すると、モード端子MODEを“０”にして
ANDゲート１０，１１を抑止し、シフトレジス
タ１４の内容を保持させ、またANDゲート１３
を活性化させる。ついで、データ／アドレス端子
SiDにスキヤンイン・データ“０”を与えておい
て、クロツク（STB）を１発与える。この時は
ANDゲート１３は活性化しているから、このク
ロツク（STB）がANDゲート１７ａ，１７ｂ，
１８ａ，１８ｂ，１９ａ，１９ｂ…の全てに与え
られる。そして、アドレスデコーダ１５はシフト
レジスタ１４内のアドレスで指定された１つのフ
リツプフロツプ２０に対応の出力線に“１”を出
力している。したがつて、ANDゲート１７ｂか
ら“１”パルスがフリツプフロツプ２０のリセツ
ト入力に供給され、フリツプフロツプ２０はリセ
ツト状態、つまり“０”になる。なお、データ／
アドレス端子SiDが“１”なら、ANDゲート１
７ａの出力によつてフリツプフロツプ２０が
“１”にセツトされることは明らかである。
“０”にスキヤンインする必要がある。また、該
当パスを活性化するために、フリツプフロツプ２
１，２２を“１”にスキヤンインする必要があ
る。このスキヤンインはつぎのようにして行な
う。モード端子MODEを“１”レベルにし、
ANDゲート１０，１１を活性化した状態で、第
４図に示すタイミングにしたがつてフリツプフロ
ツプ２０を指定するアドレスをビツト直列にデー
タ／アドレス端子SiDから入力する。第４図から
明らかなように、このアドレスはクロツク
（STA，STB）のタイミンングで順次後段側にシ
フトされる。アドレスの８ビツト目（シフトレジ
スタ１４は８ビツト長とする）のシフトインが終
了すると、モード端子MODEを“０”にして
ANDゲート１０，１１を抑止し、シフトレジス
タ１４の内容を保持させ、またANDゲート１３
を活性化させる。ついで、データ／アドレス端子
SiDにスキヤンイン・データ“０”を与えておい
て、クロツク（STB）を１発与える。この時は
ANDゲート１３は活性化しているから、このク
ロツク（STB）がANDゲート１７ａ，１７ｂ，
１８ａ，１８ｂ，１９ａ，１９ｂ…の全てに与え
られる。そして、アドレスデコーダ１５はシフト
レジスタ１４内のアドレスで指定された１つのフ
リツプフロツプ２０に対応の出力線に“１”を出
力している。したがつて、ANDゲート１７ｂか
ら“１”パルスがフリツプフロツプ２０のリセツ
ト入力に供給され、フリツプフロツプ２０はリセ
ツト状態、つまり“０”になる。なお、データ／
アドレス端子SiDが“１”なら、ANDゲート１
７ａの出力によつてフリツプフロツプ２０が
“１”にセツトされることは明らかである。
同様にして、フリツプフロツプ２１，２２にそ
れぞれ“１”をスキヤンインし、フリツプフロツ
プ２５に“０”をリセツトする。
れぞれ“１”をスキヤンインし、フリツプフロツ
プ２５に“０”をリセツトする。
最後に、フリツプフロツプ２０に“１“をスキ
ヤンインし、その時のクロツク（STB）から所
定時間後にトリガ信号CKを与えて、フリツプフ
ロツプ２５にANDゲート２４の出力をラツチさ
せる。このフリツプフロツプ２５の出力が集積回
路の端子に引き出されていれば、その端子の論理
レベルを試験装置で直接観測し、そうでなければ
図示しないスキヤンアウト回路によつてフリツプ
フロツプ２５の状態を端子にスキヤンアウトして
試験装置で観測することにより、該当パスの遅延
時間を試験する。 以上に説明したような構成で
あるため、従来試験が不可能であつたようなパス
の遅延時間の試験が可能である。また、個々のフ
リツプフロツプ毎にスキヤンインするので、フリ
ツプフロツプをエツジトリガタイプのものに制限
する必要がなくなるなど、回路設計の自由度を高
める上でも効果がある。
ヤンインし、その時のクロツク（STB）から所
定時間後にトリガ信号CKを与えて、フリツプフ
ロツプ２５にANDゲート２４の出力をラツチさ
せる。このフリツプフロツプ２５の出力が集積回
路の端子に引き出されていれば、その端子の論理
レベルを試験装置で直接観測し、そうでなければ
図示しないスキヤンアウト回路によつてフリツプ
フロツプ２５の状態を端子にスキヤンアウトして
試験装置で観測することにより、該当パスの遅延
時間を試験する。 以上に説明したような構成で
あるため、従来試験が不可能であつたようなパス
の遅延時間の試験が可能である。また、個々のフ
リツプフロツプ毎にスキヤンインするので、フリ
ツプフロツプをエツジトリガタイプのものに制限
する必要がなくなるなど、回路設計の自由度を高
める上でも効果がある。
なお、本発明は前記の実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々
変形して実施することができる。例えば、前記実
施例では、スキヤンインするデータとアドレスの
入力端子を共通にしたが、端子数に余裕があるな
らば、データとアドレスの入力端子は分けてもよ
い。この場合、アドレスをビツト並列で入力する
ようにすれば、アドレス保持用のシフトレジスタ
は特に必要ではないから、省くこともできる。
ではなく、本発明の要旨を逸脱しない範囲で種々
変形して実施することができる。例えば、前記実
施例では、スキヤンインするデータとアドレスの
入力端子を共通にしたが、端子数に余裕があるな
らば、データとアドレスの入力端子は分けてもよ
い。この場合、アドレスをビツト並列で入力する
ようにすれば、アドレス保持用のシフトレジスタ
は特に必要ではないから、省くこともできる。
第１図は集積回路の従来の遅延時間遅延測定法
を説明するための図、第２図は本発明の測定法を
実現する集積回路の一実施例を示す図、第３図は
第２図のシフトレジスタの構成例を示す図、第４
図は第２図の動作を説明するためのタイミング図
である。 １４……シフトレジスタ、１５……アドレスデ
コーダ、２０，２１，２２，２５……フリツプフ
ロツプ、２６……スキヤンイン回路、２７……組
合せ回路、SiD……スキヤンイン用データ／アド
レス端子、STA，STB……スキヤンイン用クロ
ツク端子。
を説明するための図、第２図は本発明の測定法を
実現する集積回路の一実施例を示す図、第３図は
第２図のシフトレジスタの構成例を示す図、第４
図は第２図の動作を説明するためのタイミング図
である。 １４……シフトレジスタ、１５……アドレスデ
コーダ、２０，２１，２２，２５……フリツプフ
ロツプ、２６……スキヤンイン回路、２７……組
合せ回路、SiD……スキヤンイン用データ／アド
レス端子、STA，STB……スキヤンイン用クロ
ツク端子。
Claims (1)
- １ 組み合せ回路群とフリツプフロツプ群とを含
む複合回路網を有する集積回路において、内蔵ス
キヤン回路を用い、該複合回路網の通常動作時に
該フリツプフロツプ群をトリガするためのタイミ
ング入力とは独立したスキヤンイン用のクロツク
入力、アドレス入力およびデータ入力を与え、該
アドレス入力で指定されるフリツプフロツプを該
フリツプフロツプ群から選択し、そのフリツプフ
ロツプに該データ入力を該クロツク入力のタイミ
ングでセツトし、該フリツプフロツプにつながる
組合せ回路の出力側フリツプフロツプの変化を検
出して、該複合回路網の任意パスの遅延時間を測
定することを特徴とする集積回路の遅延時間測定
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197311A JPS5897843A (ja) | 1981-12-08 | 1981-12-08 | 集積回路の遅延時間測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197311A JPS5897843A (ja) | 1981-12-08 | 1981-12-08 | 集積回路の遅延時間測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897843A JPS5897843A (ja) | 1983-06-10 |
| JPH0221146B2 true JPH0221146B2 (ja) | 1990-05-11 |
Family
ID=16372341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197311A Granted JPS5897843A (ja) | 1981-12-08 | 1981-12-08 | 集積回路の遅延時間測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897843A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178542A (en) * | 1981-04-28 | 1982-11-02 | Nec Corp | Integrated circuit |
| JPS57210640A (en) * | 1981-06-18 | 1982-12-24 | Matsushita Electric Ind Co Ltd | Large scale integrated circuit |
-
1981
- 1981-12-08 JP JP56197311A patent/JPS5897843A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897843A (ja) | 1983-06-10 |
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