JPH0221149B2 - - Google Patents
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- Publication number
- JPH0221149B2 JPH0221149B2 JP55143359A JP14335980A JPH0221149B2 JP H0221149 B2 JPH0221149 B2 JP H0221149B2 JP 55143359 A JP55143359 A JP 55143359A JP 14335980 A JP14335980 A JP 14335980A JP H0221149 B2 JPH0221149 B2 JP H0221149B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- inductance
- superconductor
- insulator
- niobium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Containers, Films, And Cooling For Superconductive Devices (AREA)
- Coils Or Transformers For Communication (AREA)
Description
【発明の詳細な説明】
この発明はジヨセフソン集積回路の要素として
用いられるインダクタンスに関するものである。
用いられるインダクタンスに関するものである。
ジヨセフソン接合素子の一形態であるインタフ
エロミタ（Interferometer）は論理素子及び記憶
素子として用いられる。インタフエロミタは２個
又はそれより多数のジヨセフソン接合とこれらを
連結するインダクタンスよりなる。このインダク
タンスに制御電流を流し込むか、又は近傍に配置
した制御電流の励起する磁界をこのインダクタン
スに結合させる事により、接合を流れる電流を制
御する事で、論理素子及び記憶素子が動作する。
この場合素子が動作するためには、励起される磁
束Φは磁束量子Φ0のオーダでなければならない。
磁束は電流とインダクタンスＬの積として表わ
されるので、次の関係式が成立する必要がある。
エロミタ（Interferometer）は論理素子及び記憶
素子として用いられる。インタフエロミタは２個
又はそれより多数のジヨセフソン接合とこれらを
連結するインダクタンスよりなる。このインダク
タンスに制御電流を流し込むか、又は近傍に配置
した制御電流の励起する磁界をこのインダクタン
スに結合させる事により、接合を流れる電流を制
御する事で、論理素子及び記憶素子が動作する。
この場合素子が動作するためには、励起される磁
束Φは磁束量子Φ0のオーダでなければならない。
磁束は電流とインダクタンスＬの積として表わ
されるので、次の関係式が成立する必要がある。
Ｌ・Ｉ〜Φ〜Φ0＝2.07×10-15Weber
ジヨセフソン集積回路における典型的な電流値
は200μAであるので、Ｌの値は約10PHでなけれ
ばならない。
は200μAであるので、Ｌの値は約10PHでなけれ
ばならない。
Ｌ〜Φ0／Ｉ〜10-11Heri＝10PH
ジヨセフソン集積回路においては通常インダク
タンスは接地面を構成する超電導体層上に、厚さ
ｔなる絶縁体層を配し、この上に巾Ｗ、長さｌの
超電導体の配置して構成される。このときＬは
ｔ，Ｗ，ｌの関数として次のように近似できる。
タンスは接地面を構成する超電導体層上に、厚さ
ｔなる絶縁体層を配し、この上に巾Ｗ、長さｌの
超電導体の配置して構成される。このときＬは
ｔ，Ｗ，ｌの関数として次のように近似できる。
Ｌ＝μ0ｔ／ｗｌ μ0＝1.26×10-6Ｈ／ｍ
数値例として
ｔ＝0.2μm、ｗ＝2.5μm、ｌ＝100μm
を代入するとＬ＝10pHとなる。この場合、イン
ダクタンスの占有する面積はwl＝250（μm）2とな
る。回路の高密度化をはかるためには、インダク
タンスの占有面積を減少させる必要がある。
ダクタンスの占有する面積はwl＝250（μm）2とな
る。回路の高密度化をはかるためには、インダク
タンスの占有面積を減少させる必要がある。
従来、インダクタンスの占有面積を減少させる
ためには、以下に述べる二つの手段のいずれかを
用いて、絶縁体層の厚さを等価的に増加させてい
た。第１の手段は第１図に示すように、基板１５
上に設けられた超電導体からなる平坦な接地面１
１上に一様に第１の絶縁体層１２を形成し、次い
で第２の絶縁体層１３を局部的に形成し、この上
に超電導体層１４を配するというものである。ま
た第２の手段は、第２図に示すように、基板２４
上に設けられた超電導体からなる平坦に形成した
接地面２１の一部をエツチングによつて除去し、
基板２４の表面を露出させた上で、絶縁体層２２
を一様となるように形成し、基板の露出した部分
を覆う絶縁体層上に超電導体層２３を配するとい
うものである。
ためには、以下に述べる二つの手段のいずれかを
用いて、絶縁体層の厚さを等価的に増加させてい
た。第１の手段は第１図に示すように、基板１５
上に設けられた超電導体からなる平坦な接地面１
１上に一様に第１の絶縁体層１２を形成し、次い
で第２の絶縁体層１３を局部的に形成し、この上
に超電導体層１４を配するというものである。ま
た第２の手段は、第２図に示すように、基板２４
上に設けられた超電導体からなる平坦に形成した
接地面２１の一部をエツチングによつて除去し、
基板２４の表面を露出させた上で、絶縁体層２２
を一様となるように形成し、基板の露出した部分
を覆う絶縁体層上に超電導体層２３を配するとい
うものである。
しかし第１の手段によれば、第２の絶縁体層１
３が形成された凸部の周囲において段差があらわ
れ超電導体層１４を配するときに断線が発生する
という欠点があつた。また第２の手段によれば、
インダクタンスを流れる電流によつて励起される
磁界が第２の超電導体層の最近傍のみに集中する
事がなく他のインダクタンスとの結合を防ぐため
には、インダクタンスの間隔を充分広くとらなけ
ればならないという欠点があつた。
３が形成された凸部の周囲において段差があらわ
れ超電導体層１４を配するときに断線が発生する
という欠点があつた。また第２の手段によれば、
インダクタンスを流れる電流によつて励起される
磁界が第２の超電導体層の最近傍のみに集中する
事がなく他のインダクタンスとの結合を防ぐため
には、インダクタンスの間隔を充分広くとらなけ
ればならないという欠点があつた。
この発明の目的は上記のような欠点を解決せし
めたジヨセフソン集積回路用インダクタンスを提
供することにある。
めたジヨセフソン集積回路用インダクタンスを提
供することにある。
この発明によれば基板上に形成され、集積回路
の接地面を構成する第１の超電導体層とこの第１
の超電導体層に形成される凹部を充填する絶縁体
層と、この絶縁体層上に配置される第２の超電導
体層によつてなることを特徴とするジヨセフソン
集積回路用インダクタンスが得られる。
の接地面を構成する第１の超電導体層とこの第１
の超電導体層に形成される凹部を充填する絶縁体
層と、この絶縁体層上に配置される第２の超電導
体層によつてなることを特徴とするジヨセフソン
集積回路用インダクタンスが得られる。
前記発明によれば占有面積の少ないインダクタ
ンスを実現することができ、ジヨセフソン集積回
路の高密度化において顕著な効果を発揮する。
ンスを実現することができ、ジヨセフソン集積回
路の高密度化において顕著な効果を発揮する。
以下、この発明について、図面を用いて詳細に
説明する。
説明する。
第３図はこの発明の一実施例を示す図面であ
る。同図において基板３１上に形成された接地面
を構成する第１の超電導体層３２には深さt1なる
凹部が形成されており、この凹部には厚さt2とな
るように絶縁体層３３が充填されている。３３上
に配された第２の超電導体層３４がインダクタン
スを形成する。インダクタンス以外の回路素子は
接地面を構成する第１の超電導体層３２上に厚さ
t3なる絶縁体層３５を形成した上に配置される。
第２超電導体層の一部と第３の超電導体層３６に
挾まれた酸化膜バリア３７によつて構成されるジ
ヨセフソン接合は回路素子の一例である。超電導
体層３４が断線する事なく絶縁体層３３，３５上
に形成されるためにはt1〜t2−t3となるように凹
部の深さを選べばよい。
る。同図において基板３１上に形成された接地面
を構成する第１の超電導体層３２には深さt1なる
凹部が形成されており、この凹部には厚さt2とな
るように絶縁体層３３が充填されている。３３上
に配された第２の超電導体層３４がインダクタン
スを形成する。インダクタンス以外の回路素子は
接地面を構成する第１の超電導体層３２上に厚さ
t3なる絶縁体層３５を形成した上に配置される。
第２超電導体層の一部と第３の超電導体層３６に
挾まれた酸化膜バリア３７によつて構成されるジ
ヨセフソン接合は回路素子の一例である。超電導
体層３４が断線する事なく絶縁体層３３，３５上
に形成されるためにはt1〜t2−t3となるように凹
部の深さを選べばよい。
具体的な構成例として、接地面を構成する超電
導体層３２としてニオブ、絶縁体層３３，３５と
して酸化ニオブと酸化シリコンの二層構造の絶縁
体層、超電導体層３４，３６として鉛を主成分と
する合金層を選ぶことができる。
導体層３２としてニオブ、絶縁体層３３，３５と
して酸化ニオブと酸化シリコンの二層構造の絶縁
体層、超電導体層３４，３６として鉛を主成分と
する合金層を選ぶことができる。
いまt3を0.2μm、ｗ＝2.5μmの場合、t2＝0.8μm
とするには凹部の深さは0.6μmとすればよい。こ
の場合Ｌ＝10PHを得るには、ｌ＝25μmとすれば
よい。
とするには凹部の深さは0.6μmとすればよい。こ
の場合Ｌ＝10PHを得るには、ｌ＝25μmとすれば
よい。
次に上記の一実施例に示したジヨセフソン集積
回路の一製造方法について第４図を用いて説明す
る。
回路の一製造方法について第４図を用いて説明す
る。
まず基板４１上にニオブ層４２を堆積し、つい
でニオブ層の表面を酸化し酸化ニオブ膜４３を形
成する。この上にニオブ層４２、酸化ニオブ層４
３のエツチングに関してマスクとなるマスク材層
４４を形成し、凹部を形成する領域には、フオト
レジスト技術を用いて、開孔部を設ける。マスク
材としてはZnO又はフオトレジストを用いる。
（第４図ａ） ついでマスク材層４４をマスクとして異方性エ
ツチング法、例えばイオンエツチング法により酸
化ニオブ層４３、ニオブ層４２を除去し、凹部を
形成する。（第４図ｂ）この際マスク材層４４も
エツチングされるので、所用の深さの凹部が形成
された時点でマスク材層が残存しているように、
最初の層厚を選ぶ必要がある。ついで露出したニ
オブ層の表面を酸化して酸化ニオブ層４５を形成
し、ついで絶縁体層４６を蒸着法又はスパツタ法
により堆積せしめる。（第４図ｃ） マスク材層４４を適当な方法で溶解させれば、
第４図ｄにみられるような、平坦な面があらわれ
る。さらに絶縁体層、例えばシリコンモイキサイ
ド層４７、ついで第２の超電導体層４８、例えば
鉛合金属を堆積せしめれば、インダクタンスが形
成される。以下通常の方法を用いてジヨセフソン
接合を形成せしめれば、ジヨセフソン集積回路が
得られる。
でニオブ層の表面を酸化し酸化ニオブ膜４３を形
成する。この上にニオブ層４２、酸化ニオブ層４
３のエツチングに関してマスクとなるマスク材層
４４を形成し、凹部を形成する領域には、フオト
レジスト技術を用いて、開孔部を設ける。マスク
材としてはZnO又はフオトレジストを用いる。
（第４図ａ） ついでマスク材層４４をマスクとして異方性エ
ツチング法、例えばイオンエツチング法により酸
化ニオブ層４３、ニオブ層４２を除去し、凹部を
形成する。（第４図ｂ）この際マスク材層４４も
エツチングされるので、所用の深さの凹部が形成
された時点でマスク材層が残存しているように、
最初の層厚を選ぶ必要がある。ついで露出したニ
オブ層の表面を酸化して酸化ニオブ層４５を形成
し、ついで絶縁体層４６を蒸着法又はスパツタ法
により堆積せしめる。（第４図ｃ） マスク材層４４を適当な方法で溶解させれば、
第４図ｄにみられるような、平坦な面があらわれ
る。さらに絶縁体層、例えばシリコンモイキサイ
ド層４７、ついで第２の超電導体層４８、例えば
鉛合金属を堆積せしめれば、インダクタンスが形
成される。以下通常の方法を用いてジヨセフソン
接合を形成せしめれば、ジヨセフソン集積回路が
得られる。
以上説明したように、この発明によつて得られ
るジヨセフソン集積回路用インダクタンスは接地
面の凹部に充填された絶縁体層上に形成されるの
で、単位長さ当りのインダクタンスの大なる素子
を、断線の恐れなく形成できるという利点があり
その効果は大きい。尚上記の実施例の説明におい
て例示した、超電導体、絶縁体、マスク材の選択
はこの発明について何らの限定を加えるものでは
ない。またこの発明によるインダクタンスを一次
又は二次のコイルとして用いる変成器もジヨセフ
ソン集積回路において広範囲に利用できるもので
ある事はいうまでもない。
るジヨセフソン集積回路用インダクタンスは接地
面の凹部に充填された絶縁体層上に形成されるの
で、単位長さ当りのインダクタンスの大なる素子
を、断線の恐れなく形成できるという利点があり
その効果は大きい。尚上記の実施例の説明におい
て例示した、超電導体、絶縁体、マスク材の選択
はこの発明について何らの限定を加えるものでは
ない。またこの発明によるインダクタンスを一次
又は二次のコイルとして用いる変成器もジヨセフ
ソン集積回路において広範囲に利用できるもので
ある事はいうまでもない。
第１図は従来のジヨセフソン集積回路に用いら
れたインダクタンスの構造の第一の例を示す断面
図である。第２図は従来のジヨセフソン集積回路
に用いられたインダクタンスの構造の第二の例を
示す断面図である。 図において、１１，２１は接地面、１２，１
３，２２は絶縁体層、１４，２３は超電導体層、
１５，２４は基板を示す。 第３図はこの発明によるインダクタンスの一実
施例を示す図面である。第４図ａ，ｂ，ｃ，ｄは
この発明の一実施例の製造方法を説明するための
図で主要工程における回路の断面を示す。 図において、３１，４１は基板、３２は接地面
を構成する第１の超電導体層、３３，３５，４
６，４７は絶縁体層、３４は第２の超電導体層、
３６は第３の超電導体層、３７は酸化膜バリア、
４２はニオブ層、４３，４５は酸化ニオブ層、４
４はマスク材層、４８は超電導体層を示す。
れたインダクタンスの構造の第一の例を示す断面
図である。第２図は従来のジヨセフソン集積回路
に用いられたインダクタンスの構造の第二の例を
示す断面図である。 図において、１１，２１は接地面、１２，１
３，２２は絶縁体層、１４，２３は超電導体層、
１５，２４は基板を示す。 第３図はこの発明によるインダクタンスの一実
施例を示す図面である。第４図ａ，ｂ，ｃ，ｄは
この発明の一実施例の製造方法を説明するための
図で主要工程における回路の断面を示す。 図において、３１，４１は基板、３２は接地面
を構成する第１の超電導体層、３３，３５，４
６，４７は絶縁体層、３４は第２の超電導体層、
３６は第３の超電導体層、３７は酸化膜バリア、
４２はニオブ層、４３，４５は酸化ニオブ層、４
４はマスク材層、４８は超電導体層を示す。
Claims (1)
- １ 基板上に形成され、集積回路の接地面を構成
する第１の超電導体層と、この第１の超電導体層
に形成する凹部を充填する絶縁体層とこの絶縁体
層上に配置される第２の超電導体層によつてなる
ことを特徴とするジヨセフソン集積回路用インダ
クタンス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143359A JPS5768005A (en) | 1980-10-14 | 1980-10-14 | Inductance for josephson integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143359A JPS5768005A (en) | 1980-10-14 | 1980-10-14 | Inductance for josephson integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768005A JPS5768005A (en) | 1982-04-26 |
| JPH0221149B2 true JPH0221149B2 (ja) | 1990-05-11 |
Family
ID=15336944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55143359A Granted JPS5768005A (en) | 1980-10-14 | 1980-10-14 | Inductance for josephson integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768005A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237910A (ja) * | 1985-08-13 | 1987-02-18 | Agency Of Ind Science & Technol | 超伝導インダクタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5031356A (ja) * | 1973-07-25 | 1975-03-27 | ||
| JPS5472452A (en) * | 1977-11-21 | 1979-06-09 | Nippon Electric Co | Preparation of electronic parts |
| JPS5591103A (en) * | 1978-12-28 | 1980-07-10 | Tdk Corp | Laminated inductor |
-
1980
- 1980-10-14 JP JP55143359A patent/JPS5768005A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768005A (en) | 1982-04-26 |
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