JPH02211524A - 遅延バッファ回路 - Google Patents
遅延バッファ回路Info
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- JPH02211524A JPH02211524A JP1031018A JP3101889A JPH02211524A JP H02211524 A JPH02211524 A JP H02211524A JP 1031018 A JP1031018 A JP 1031018A JP 3101889 A JP3101889 A JP 3101889A JP H02211524 A JPH02211524 A JP H02211524A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
- G06F2205/102—Avoiding metastability, i.e. preventing hazards, e.g. by using Gray code counters
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- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、通信データを遅延させて出力する遅延バッ
ファ回路に関し、特に周波数変動を含む異なる周波数の
クロック信号に同期してデータの入出力動作を行なう遅
延バッファ回路に関する。
ファ回路に関し、特に周波数変動を含む異なる周波数の
クロック信号に同期してデータの入出力動作を行なう遅
延バッファ回路に関する。
（従来の技術）
デジタル通信装置において、通信データの入出力経路に
挿入して通信データの遅延制御を行なう遅延バッファ回
路としては、例えば第６図に示すように構成されたもの
がある。
挿入して通信データの遅延制御を行なう遅延バッファ回
路としては、例えば第６図に示すように構成されたもの
がある。
第６図において、遅延バッファ回路は、入力データを取
り込んで格納し、格納したデータを出力する記憶部１と
、記憶部１への入力データの書き込みを制御する書き込
みポインタ３と、記憶部１から入力データの読み出しを
制御する読み出しポインタ５と、書き込み及び読み出し
動作のエラーを検出するエラー検出回路７を備えている
。
り込んで格納し、格納したデータを出力する記憶部１と
、記憶部１への入力データの書き込みを制御する書き込
みポインタ３と、記憶部１から入力データの読み出しを
制御する読み出しポインタ５と、書き込み及び読み出し
動作のエラーを検出するエラー検出回路７を備えている
。
記憶部１は、取り込んだ入力データをｎ個の記憶要素（
＃０〜＃ｎ−１）の中からデコード回路９によって選択
された記憶要素に順次格納し、格納したデータを選択回
路１１により選択して出力データとして出力する。すな
わち、人力データは、人力クロックに同期して書き込み
ポインタ３から出力される記憶要素の番号を示す“０”
〜 ｎ −１”の２進数値（ｍ桁、１６２ｍ、以下［書
き込みポジションコード」と呼ぶ）をデコード回路９で
デコードした結果によって選択された記憶要素に順次格
納される。
＃０〜＃ｎ−１）の中からデコード回路９によって選択
された記憶要素に順次格納し、格納したデータを選択回
路１１により選択して出力データとして出力する。すな
わち、人力データは、人力クロックに同期して書き込み
ポインタ３から出力される記憶要素の番号を示す“０”
〜 ｎ −１”の２進数値（ｍ桁、１６２ｍ、以下［書
き込みポジションコード」と呼ぶ）をデコード回路９で
デコードした結果によって選択された記憶要素に順次格
納される。
記憶要素に格納されたデータは、出力り口・ツクに同期
して読み出しポインタ５から出力される記憶要素の番号
を示すを“０”〜 ｎ−１“の２進数値（以下「読み出
しポジションコード」と呼ぶ）にしたがって選択回路１
１により選択され、出力データとして選択回路１１を介
して出力される。
して読み出しポインタ５から出力される記憶要素の番号
を示すを“０”〜 ｎ−１“の２進数値（以下「読み出
しポジションコード」と呼ぶ）にしたがって選択回路１
１により選択され、出力データとして選択回路１１を介
して出力される。
このような入力データの遅延動作において、動作開始時
にあっては、書き込みポインタ３の書き込み初期値とし
ては、読み出しポインタ５の初期値に対してｎ ／ ２
の間隔を有した値が設定される。
にあっては、書き込みポインタ３の書き込み初期値とし
ては、読み出しポインタ５の初期値に対してｎ ／ ２
の間隔を有した値が設定される。
これにより、例えば、記憶要素が１２個である場合（ｎ
＝１２）の場合には、第７図に示すように、入力データ
が書き込みポジションコードにしたがって記憶要素＃０
から順次格納されるとすると、出力データは読み出しポ
ジションコードにしたがって記憶要素＃６から順次読み
出されることになる。このようにすることにより、周波
数変動を含む出力クロック及び入力クロックにおいて、
出力クロックに対する入力り口・ツクの変動を吸収する
ようにしている。
＝１２）の場合には、第７図に示すように、入力データ
が書き込みポジションコードにしたがって記憶要素＃０
から順次格納されるとすると、出力データは読み出しポ
ジションコードにしたがって記憶要素＃６から順次読み
出されることになる。このようにすることにより、周波
数変動を含む出力クロック及び入力クロックにおいて、
出力クロックに対する入力り口・ツクの変動を吸収する
ようにしている。
しかしながら、上述した構成にあっては、入力クロック
及び出力クロックの変動により、記憶要素に格納される
データ数が０ｍになるアンダーライン、あるいはデータ
数が“ｎ に達するオーバーライン等のエラー状態が発
生する。
及び出力クロックの変動により、記憶要素に格納される
データ数が０ｍになるアンダーライン、あるいはデータ
数が“ｎ に達するオーバーライン等のエラー状態が発
生する。
例えば、入力クロックの周波数が出力クロックに比べて
若干低い場合には、格納データ数が徐々に減少して“０
°となる。この時に、書き込みボ１″ンタ３及び読み出
しポインタ５が同一の記憶要素を指定していると、第８
図に示すように、出力クロックの周波数が高いため、デ
ータの記憶要素への書き込みが完了する前に読み出して
しまうというエラーが生じる。あるいは、第９図に示す
ように書き込みが完了した直後に読み出しを行なうこと
になり、安定してデータを出力することが困難となる。
若干低い場合には、格納データ数が徐々に減少して“０
°となる。この時に、書き込みボ１″ンタ３及び読み出
しポインタ５が同一の記憶要素を指定していると、第８
図に示すように、出力クロックの周波数が高いため、デ
ータの記憶要素への書き込みが完了する前に読み出して
しまうというエラーが生じる。あるいは、第９図に示す
ように書き込みが完了した直後に読み出しを行なうこと
になり、安定してデータを出力することが困難となる。
一方、人力クロックの周波数が出力クロックに比べて若
干高い場合には、格納データ数が徐々に増加して“ｎ
となる。この時に、書き込みポインタ３及び読み出しポ
インタ５が同一の記憶要素を指定していると、第１０図
に示すように、データの読み出しが完了する前に同じ記
憶要素に次のデータが書き込まれるというエラーが発生
する。
干高い場合には、格納データ数が徐々に増加して“ｎ
となる。この時に、書き込みポインタ３及び読み出しポ
インタ５が同一の記憶要素を指定していると、第１０図
に示すように、データの読み出しが完了する前に同じ記
憶要素に次のデータが書き込まれるというエラーが発生
する。
このようなエラーの検出はエラー検出回路７によって行
なわれる。エラー検出回路７は、書き込みポインタ３が
指示する記憶要素のポジションをｋとし、読み出しポイ
ンタ５が指定する記憶要素のポジションをＥとすると、 ｋ−１（ｋ−１！−０）あるＬＮはに−Ｊ−１（ｋ−６
−１）のいずれか一方が成立した時にエラーを検出して
、エラー検出信号を出力する。
なわれる。エラー検出回路７は、書き込みポインタ３が
指示する記憶要素のポジションをｋとし、読み出しポイ
ンタ５が指定する記憶要素のポジションをＥとすると、 ｋ−１（ｋ−１！−０）あるＬＮはに−Ｊ−１（ｋ−６
−１）のいずれか一方が成立した時にエラーを検出して
、エラー検出信号を出力する。
（発明が解決しようとする課題）
このように、従来の遅延バッファ回路では、それぞれ異
なるタイミングすなわち入力クロック及び出力クロック
にしたがって、通信データの遅延を行なっていた。この
ため、入力クロックと出力クロックに周波波数変動が生
じると、前述したようなエラーが発生することになる。
なるタイミングすなわち入力クロック及び出力クロック
にしたがって、通信データの遅延を行なっていた。この
ため、入力クロックと出力クロックに周波波数変動が生
じると、前述したようなエラーが発生することになる。
したがって、エラーを検出してエラーが発生した場合に
は、初期化して正常動作に復帰させなければならない。
は、初期化して正常動作に復帰させなければならない。
エラーを検出するためには、前述したように、“０°か
ら ｎ−１゛を循環する書き込みポジションコード及び
読み出しポジションコードの差を求め、この差が“０１
あるいは“１”であるかを判定しなければならない。こ
のように、“０”から ｎ−１“を循環する数値の差を
算出するためには、複雑な構成の回路を必要としていた
。
ら ｎ−１゛を循環する書き込みポジションコード及び
読み出しポジションコードの差を求め、この差が“０１
あるいは“１”であるかを判定しなければならない。こ
のように、“０”から ｎ−１“を循環する数値の差を
算出するためには、複雑な構成の回路を必要としていた
。
また、書き込みポジションコード及び読み出しポジショ
ンコードは複数ビットからなり、これらの差も複数ビッ
トとなる。したがって、データの入出力動作が完了し、
各ポジションコードが確定した後で始めて差を示す複数
ビットの値が安定して確定する。エラー検出信号はこの
時点で出力するわけであるが、入出力動作が異なるタイ
ミングで行なわれるため、結果が安定して確定したこと
を示すタイミングを得ることが極めて困難となる。
ンコードは複数ビットからなり、これらの差も複数ビッ
トとなる。したがって、データの入出力動作が完了し、
各ポジションコードが確定した後で始めて差を示す複数
ビットの値が安定して確定する。エラー検出信号はこの
時点で出力するわけであるが、入出力動作が異なるタイ
ミングで行なわれるため、結果が安定して確定したこと
を示すタイミングを得ることが極めて困難となる。
このため、差が０″あるいは“１°であるか否かを明確
に判定することができず、エラー状態を確実に検出する
ことができなくなるという不具合が生じる。
に判定することができず、エラー状態を確実に検出する
ことができなくなるという不具合が生じる。
また、初期化は動作開始時だけでなく、エラー検出後及
び遅延時間の正常化のために動作中であっても適宜行な
う必要がある。しかしながら、有効な格納データを破壊
することなく、両ポジションコードの差を初期化するこ
とは、格納されたデータ数が一定していないために極め
て困難となる。
び遅延時間の正常化のために動作中であっても適宜行な
う必要がある。しかしながら、有効な格納データを破壊
することなく、両ポジションコードの差を初期化するこ
とは、格納されたデータ数が一定していないために極め
て困難となる。
例えば、有効データ数がｎ ／ ２より多い場合に、両
ボジショシの差をｎ ／ ２に設定したならば、有効デ
ータの一部が失なわれてしまう。
ボジショシの差をｎ ／ ２に設定したならば、有効デ
ータの一部が失なわれてしまう。
さらに、動作中に初期化が行なわれて５、書き込みポイ
ンタ３の書き込み初期値として、読み出しポインタ５の
読み出し初期値にｎ／２を加えた値をセットするために
は、上記値を算出する加算回路を必要とする。このため
、回路規模の大型化を招くことになる。また、加算結果
は複数のビットが変化するため同じタイミングで確定す
るわけではなく、さらに、入力クロックに同期していな
いため、初期値が正確に書込み初期値として設定されず
、初期化後に正常動作を行なうことができなくなる。
ンタ３の書き込み初期値として、読み出しポインタ５の
読み出し初期値にｎ／２を加えた値をセットするために
は、上記値を算出する加算回路を必要とする。このため
、回路規模の大型化を招くことになる。また、加算結果
は複数のビットが変化するため同じタイミングで確定す
るわけではなく、さらに、入力クロックに同期していな
いため、初期値が正確に書込み初期値として設定されず
、初期化後に正常動作を行なうことができなくなる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、簡単な回路構成でエラー検
出を安定して行なうことができるとともに、最適な初期
化を確実に行なうことができる遅延バッファ回路を提供
することにある。
、その目的とするところは、簡単な回路構成でエラー検
出を安定して行なうことができるとともに、最適な初期
化を確実に行なうことができる遅延バッファ回路を提供
することにある。
（課題を解決するための手段）
上記目的を達成するために、この第１の発明は、データ
を順次格納して出力する複数の記憶手段と、隣接する前
記記憶手段を指定するコードのハミング距離を１とする
コードにより第１のクロックに同期してデータを格納す
る前記記憶手段を順次循環指定する書き込み指定手段と
、前記コードにより第２のクロックに同期してデータを
読み出す前記記憶手段を順次循環指定する読み出し指定
手段と、隣接する前記コードの共通ビットを共通コード
としてそれぞれの隣接する前記記憶手段に対して前記共
通コー′ドを設定し、前記読み出し指定手段が指定する
コードと前記書き込み指定手段が指定するコードとが同
一の共通コードに対応した場合にエラーを検出するエラ
ー検出手段とから構成される。
を順次格納して出力する複数の記憶手段と、隣接する前
記記憶手段を指定するコードのハミング距離を１とする
コードにより第１のクロックに同期してデータを格納す
る前記記憶手段を順次循環指定する書き込み指定手段と
、前記コードにより第２のクロックに同期してデータを
読み出す前記記憶手段を順次循環指定する読み出し指定
手段と、隣接する前記コードの共通ビットを共通コード
としてそれぞれの隣接する前記記憶手段に対して前記共
通コー′ドを設定し、前記読み出し指定手段が指定する
コードと前記書き込み指定手段が指定するコードとが同
一の共通コードに対応した場合にエラーを検出するエラ
ー検出手段とから構成される。
また、この第２の発明は、データを順次格納して出力す
る複数の記憶手段と、隣接する前記記憶手段を指定する
コードのハミング距離を１とするコードにより第１のク
ロックに同期してデータを格納する前記記憶手段を順次
循環指定する書き込み指定手段と、前記コードにより第
２のクロックに同期してデータを読み出す前記記憶手段
を順次循環指定する読み出し指定手段と、隣接する前記
コードの共通ビットを共通コードとしてそれぞれの隣接
する前記記憶手段に対して前記共通コードを設定し、前
記読み出し指定手段が指定するコードと前記書き込み指
定手段が指定するコードとが同一の共通コードに対応し
た場合にエラーを検出するエラー検出手段と、終了信号
が与えられた時にデータが格納された前記記憶手段を指
定するコードを格納し、このコードと前記読み出し指定
手段が指定するコードが同一の前記共通コードに対応し
た場合に初期化を行なう初期化手段と、初期化する直前
に前記読み出し指定手段が指定したコードと所定コード
との論理演算結果を初期値として前記書き込み指定手段
に設定する初期値設定手段と手段とから構成される。
る複数の記憶手段と、隣接する前記記憶手段を指定する
コードのハミング距離を１とするコードにより第１のク
ロックに同期してデータを格納する前記記憶手段を順次
循環指定する書き込み指定手段と、前記コードにより第
２のクロックに同期してデータを読み出す前記記憶手段
を順次循環指定する読み出し指定手段と、隣接する前記
コードの共通ビットを共通コードとしてそれぞれの隣接
する前記記憶手段に対して前記共通コードを設定し、前
記読み出し指定手段が指定するコードと前記書き込み指
定手段が指定するコードとが同一の共通コードに対応し
た場合にエラーを検出するエラー検出手段と、終了信号
が与えられた時にデータが格納された前記記憶手段を指
定するコードを格納し、このコードと前記読み出し指定
手段が指定するコードが同一の前記共通コードに対応し
た場合に初期化を行なう初期化手段と、初期化する直前
に前記読み出し指定手段が指定したコードと所定コード
との論理演算結果を初期値として前記書き込み指定手段
に設定する初期値設定手段と手段とから構成される。
（作用）
上記構成において、この第１の発明は、隣接した記憶手
段を指定するコード間の異なるビットが１ビツトとなる
共通コードを用いて、書き込みが指定された記憶手段が
、読み出しが指定された記憶手段と同一かあるいは１つ
前の記憶手段である場合にエラーを検出するようにして
いる。また、この第２の発明は、初期化される直前にデ
ータが格納された記憶手段を指定するコードと読み出し
を指定するコードが同一の共通コードに対応した場合に
初期化を行なうようにし、さらに、初期化する際に読み
出しを指定するコードを用いて初期値を生成するように
している。
段を指定するコード間の異なるビットが１ビツトとなる
共通コードを用いて、書き込みが指定された記憶手段が
、読み出しが指定された記憶手段と同一かあるいは１つ
前の記憶手段である場合にエラーを検出するようにして
いる。また、この第２の発明は、初期化される直前にデ
ータが格納された記憶手段を指定するコードと読み出し
を指定するコードが同一の共通コードに対応した場合に
初期化を行なうようにし、さらに、初期化する際に読み
出しを指定するコードを用いて初期値を生成するように
している。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る遅延バッファ回路の
構成を示すブロック図である。この一実施例に示す遅延
バッファ回路は、１２個の記憶要素を備えたものである
。なお、第１図において、第６図と同符号のものは同一
機能を有するものであり、その説明は省略する。
構成を示すブロック図である。この一実施例に示す遅延
バッファ回路は、１２個の記憶要素を備えたものである
。なお、第１図において、第６図と同符号のものは同一
機能を有するものであり、その説明は省略する。
第１図において、遅延バッファ回路は、第６図に示した
記憶部１に加えて、書き込みポインタ２１、読出しポイ
ンタ２３、エラー検出回路２５、終了記憶回路２７、終
了検出回路２９、初期値発生回路３１を備えて構成され
ている。
記憶部１に加えて、書き込みポインタ２１、読出しポイ
ンタ２３、エラー検出回路２５、終了記憶回路２７、終
了検出回路２９、初期値発生回路３１を備えて構成され
ている。
書き込みポインタ２１は、書き込みポジションコードを
入力クロックの立ち上りに同期してカウントアツプ出力
し、この書き込みポジションコードのデコード結果によ
り人力データを格納する記憶要素を指定する。書き込み
ポジションコードは、隣接した２つの記憶要素を選択す
るそれぞれのコードのハミング距離が“１”となるよう
に、第２図に示すように、それぞれの記憶要素に対応し
て設定されている。また、書き込みポジションコードは
、記憶要素の個数の１／２だけ離れた任意の２つの記憶
要素を指定するそれぞれのコードの排他的論理和が常に
所定値（この実施例では“１゜１０°）となるように設
定されている。
入力クロックの立ち上りに同期してカウントアツプ出力
し、この書き込みポジションコードのデコード結果によ
り人力データを格納する記憶要素を指定する。書き込み
ポジションコードは、隣接した２つの記憶要素を選択す
るそれぞれのコードのハミング距離が“１”となるよう
に、第２図に示すように、それぞれの記憶要素に対応し
て設定されている。また、書き込みポジションコードは
、記憶要素の個数の１／２だけ離れた任意の２つの記憶
要素を指定するそれぞれのコードの排他的論理和が常に
所定値（この実施例では“１゜１０°）となるように設
定されている。
書き込みポインタ２１は、動作開始時の初期化を指令す
るリセット信号あるいは終了検出回路２９から出力され
る初期化信号がＯＲゲート３３に与えられると、読み出
しポインタ２３の現在値に応じ第２図に示すような書き
込み初期コードが初期値発生回路３１から与えられ設定
される。
るリセット信号あるいは終了検出回路２９から出力され
る初期化信号がＯＲゲート３３に与えられると、読み出
しポインタ２３の現在値に応じ第２図に示すような書き
込み初期コードが初期値発生回路３１から与えられ設定
される。
読み出しポインタ２３は、読み出しポジションコードを
出力クロックの立ち上りに同期してカウントアツプ出力
し、この読み出しポジションコードの選択回路１１によ
るデコード結果により出力しようとする記憶要素に格納
されたデータを指定する。読み出しポジションコードは
、書き込みポジションコードと同様に設定されている。
出力クロックの立ち上りに同期してカウントアツプ出力
し、この読み出しポジションコードの選択回路１１によ
るデコード結果により出力しようとする記憶要素に格納
されたデータを指定する。読み出しポジションコードは
、書き込みポジションコードと同様に設定されている。
読み出しポインタ２１は、外部からリセット信号が与え
られると、読み出し初期コードとして例えば“００００
“がセットされる。
られると、読み出し初期コードとして例えば“００００
“がセットされる。
エラー検出回路２５は、前述したオーバランあるいはア
ンダーランを検出するものであり、書き込みポインタ２
１が指示する記憶要素のポジション−読み出しポインタ
２３が指定する記憶要素のポジション、あるいは（読み
出しボーインタ２５が指定する記憶要素のポジション）
−１のいずれか一方が成立した時にエラーが発生したも
のとして、入力クロックに同期したエラー検出信号を出
力する。
ンダーランを検出するものであり、書き込みポインタ２
１が指示する記憶要素のポジション−読み出しポインタ
２３が指定する記憶要素のポジション、あるいは（読み
出しボーインタ２５が指定する記憶要素のポジション）
−１のいずれか一方が成立した時にエラーが発生したも
のとして、入力クロックに同期したエラー検出信号を出
力する。
上記した条件が成立したか否かの判定は、両隣接ポジシ
ョンコードのハミング距離が“１”であるため、４ビツ
トのコードのうち異なる１ビツトを除いた３ビツトのコ
ード（以下「エラー検出コード」と呼ぶ）で判定するこ
とができる。このようなエラー検出コードは、第２図に
示すように、それぞれ隣接するポジションコードに対応
して設定されている。第２図において、エラー検出コー
ドの“Ｘ”印は除外した１ビツトを示している。
ョンコードのハミング距離が“１”であるため、４ビツ
トのコードのうち異なる１ビツトを除いた３ビツトのコ
ード（以下「エラー検出コード」と呼ぶ）で判定するこ
とができる。このようなエラー検出コードは、第２図に
示すように、それぞれ隣接するポジションコードに対応
して設定されている。第２図において、エラー検出コー
ドの“Ｘ”印は除外した１ビツトを示している。
例えば、書き込みポインタ２１が記憶要素＃０を指定し
ているとすると、読み出しポインタ２３が記憶要素＃０
あるいは記憶要素＃１を指定した場合にエラーが発生し
、この時のエラー検出コードは“０００Ｘ”となる。し
たがって、このような場合には、エラー検出回路２５は
、読み出しポジションコードの上位３ビツトが“０００
“であるか否かを検出して、エラーの検出を行なう。
ているとすると、読み出しポインタ２３が記憶要素＃０
あるいは記憶要素＃１を指定した場合にエラーが発生し
、この時のエラー検出コードは“０００Ｘ”となる。し
たがって、このような場合には、エラー検出回路２５は
、読み出しポジションコードの上位３ビツトが“０００
“であるか否かを検出して、エラーの検出を行なう。
エラー検出回路２５は、それぞれの読み出しポジション
コードに対応したそれぞれのエラー検出コード毎にエラ
ーチエツク信号を生成する。それぞれのエラーチエツク
信号は、読み出しポジシロンコードが対応するエラー検
出コードになるとハイレベル状態となり出力される。
コードに対応したそれぞれのエラー検出コード毎にエラ
ーチエツク信号を生成する。それぞれのエラーチエツク
信号は、読み出しポジシロンコードが対応するエラー検
出コードになるとハイレベル状態となり出力される。
例えばエラー検出コード“０００Ｘ“、に対応したエラ
ーチエツク信号は、第３図に示すように、読み出しポイ
ンタ２３が出力する読み出しポジションフードが“００
００″及び“０００１”になった時にハイレベル状態と
なり出力される。エラー検出回路２５は、このような複
数のエラーチエツク信号を書き込みポジションコードに
対応したエラー検出フードにしたがって選択し、選択し
たエラーチエツク信号を人力クロックに同期してエラー
検出信号として出力する。
ーチエツク信号は、第３図に示すように、読み出しポイ
ンタ２３が出力する読み出しポジションフードが“００
００″及び“０００１”になった時にハイレベル状態と
なり出力される。エラー検出回路２５は、このような複
数のエラーチエツク信号を書き込みポジションコードに
対応したエラー検出フードにしたがって選択し、選択し
たエラーチエツク信号を人力クロックに同期してエラー
検出信号として出力する。
終了記憶回路２７は、データの入市力動作中の初期化に
おいて、有効なデータが最後に格納された記憶要素を示
すポジションコードを格納するものである。すなわち、
終了記憶回路２７は、初期化時に外部から終了信号が与
えられた時点で書き込みポインタ２１から出力されてい
る書き込みポジションコードを取り込み格納する。格納
されたコードは終了検出回路２９に与えられる。
おいて、有効なデータが最後に格納された記憶要素を示
すポジションコードを格納するものである。すなわち、
終了記憶回路２７は、初期化時に外部から終了信号が与
えられた時点で書き込みポインタ２１から出力されてい
る書き込みポジションコードを取り込み格納する。格納
されたコードは終了検出回路２９に与えられる。
終了検出回路２９は、最後に格納された有効なデータが
読出された後に初期化を行なうものである。終了検出回
路２９は、有効なデータが最後に格納された記憶要素の
ポジション−読み出しポインタ２３が指定する記憶要素
のポジション、あるいは（読み出しポインタ２３が指定
する記憶要素のポジション）−１のいずれか一方が成立
した場合に、初期化信号をＯＲゲート３３に与える。こ
のような判定動作は、第２図に示すようなエラー検出コ
ードと同一の終了検出コードによって行なわれる。すな
わち、終了検出回路２９は、終了記憶回路２９に格納さ
れたコードに対応した終了検出コードと読み出しポイン
タ２３が出力する読み出しポジションコードの３ビツト
の一致を検出して初期化信号を出力する。
読出された後に初期化を行なうものである。終了検出回
路２９は、有効なデータが最後に格納された記憶要素の
ポジション−読み出しポインタ２３が指定する記憶要素
のポジション、あるいは（読み出しポインタ２３が指定
する記憶要素のポジション）−１のいずれか一方が成立
した場合に、初期化信号をＯＲゲート３３に与える。こ
のような判定動作は、第２図に示すようなエラー検出コ
ードと同一の終了検出コードによって行なわれる。すな
わち、終了検出回路２９は、終了記憶回路２９に格納さ
れたコードに対応した終了検出コードと読み出しポイン
タ２３が出力する読み出しポジションコードの３ビツト
の一致を検出して初期化信号を出力する。
初期値発生回路３１は、リセット信号あるいは初期化信
号が出力された時に、第２図に示す書き込み初期コード
を読み出しポインタ２３の現在値に応じて書き込みポイ
ンタ２１にセットする。書き込み初期値は、（読み出し
ポインタが指定する記憶要素のポジション）＋６のボジ
ンヨンの記憶要素に対応したコードとなる。初期値発生
回路３１は、このような書き込み初期コードを、読み出
しポインタ２３から与えられる読み出しポジションコー
ドと、前述したポジションコードを規定する際の所定値
（“１０１０“）との排他的論理和をとることにより生
成する。
号が出力された時に、第２図に示す書き込み初期コード
を読み出しポインタ２３の現在値に応じて書き込みポイ
ンタ２１にセットする。書き込み初期値は、（読み出し
ポインタが指定する記憶要素のポジション）＋６のボジ
ンヨンの記憶要素に対応したコードとなる。初期値発生
回路３１は、このような書き込み初期コードを、読み出
しポインタ２３から与えられる読み出しポジションコー
ドと、前述したポジションコードを規定する際の所定値
（“１０１０“）との排他的論理和をとることにより生
成する。
次に、この実施例の作用を初期化動作及びエラー検出動
作に着目して説明する。
作に着目して説明する。
まず、入出力動作が開始される前に、リセット信号が読
み出しポインタ２３に与えられる。これにより、読み出
し初期コードとして“００００″が読み出しポインタ２
３にセットされる。読み出しボーインタ２３にセットさ
れた読み出し初期コードは初期値発生回路３１に与えら
れ、所定値”１０１０”と排他的論理和がとられる。排
他的論理和の結果は読み出しポジションコード“ｏｏｏ
ｏ”で指定される記憶要素＃０から６番目のポジション
の記憶要素＃６を指定する“１０１０”であり、書き込
み初期コードとして書き込みポインタ２１にセットされ
る。これにより、読み出しポインタ２３と書き込みポイ
ンタ２５がそれぞれ指定する記憶要素の間隔は６となる
。
み出しポインタ２３に与えられる。これにより、読み出
し初期コードとして“００００″が読み出しポインタ２
３にセットされる。読み出しボーインタ２３にセットさ
れた読み出し初期コードは初期値発生回路３１に与えら
れ、所定値”１０１０”と排他的論理和がとられる。排
他的論理和の結果は読み出しポジションコード“ｏｏｏ
ｏ”で指定される記憶要素＃０から６番目のポジション
の記憶要素＃６を指定する“１０１０”であり、書き込
み初期コードとして書き込みポインタ２１にセットされ
る。これにより、読み出しポインタ２３と書き込みポイ
ンタ２５がそれぞれ指定する記憶要素の間隔は６となる
。
このような状態にあって、入力クロックが書き込みポイ
ンタ２１に与えられると、書き込みポジションコードが
アップカウント出力され、出力されたコードに対応した
記憶要素に順次入力データが入力クロックに同期して格
納される。さらに、出力クロックが読み出しポインタ２
３に与えられると、読み出しポジションコードがアップ
カウント出力され、出力されたコードに対応した記憶要
素に格納されているデータが出力クロックに同期して選
択回路１１を介して出力される。このようにして、入力
データが順次記憶要素に取り込まれて格納され、格納さ
れたデータは遅延されて格納された順に出力される。
ンタ２１に与えられると、書き込みポジションコードが
アップカウント出力され、出力されたコードに対応した
記憶要素に順次入力データが入力クロックに同期して格
納される。さらに、出力クロックが読み出しポインタ２
３に与えられると、読み出しポジションコードがアップ
カウント出力され、出力されたコードに対応した記憶要
素に格納されているデータが出力クロックに同期して選
択回路１１を介して出力される。このようにして、入力
データが順次記憶要素に取り込まれて格納され、格納さ
れたデータは遅延されて格納された順に出力される。
このような入出力動作にあって、入力クロックあるいは
出力クロックに周波数変動が発生すると、書き込みポイ
ンタ２１が指定する記憶要素のポジションと読み出しポ
インタ２３が指定する記憶要素のポジションが接近する
。そして、両ポジションの差が“１”あるいは一致する
と、この時の読み出しポジションコードに対応したエラ
ーチエツク信号が選択され、入力クロックに同期してエ
ラー検出信号として出力され、エラーが検出される。
出力クロックに周波数変動が発生すると、書き込みポイ
ンタ２１が指定する記憶要素のポジションと読み出しポ
インタ２３が指定する記憶要素のポジションが接近する
。そして、両ポジションの差が“１”あるいは一致する
と、この時の読み出しポジションコードに対応したエラ
ーチエツク信号が選択され、入力クロックに同期してエ
ラー検出信号として出力され、エラーが検出される。
例えば、書き込みポインタ２１が出力する書き込みポジ
ションコードと読み出しポインタ２３が出力する読み出
しポジションコードが、第４図に示すように変化するよ
うな場合には、エラー検出コード“０Ｘ００° ｏｏ
ｏｘ” “０ＯＸＩ”にそれぞれ対応したエラーチ
エツク信号（ａ）。
ションコードと読み出しポインタ２３が出力する読み出
しポジションコードが、第４図に示すように変化するよ
うな場合には、エラー検出コード“０Ｘ００° ｏｏ
ｏｘ” “０ＯＸＩ”にそれぞれ対応したエラーチ
エツク信号（ａ）。
（ｂ）、（ｃ）は第４図に示すようになる。このような
エラーチエツク信号のうち、書き込みポインタ２１が出
力する書き込みポジションコードによりエラーチエツク
信号（ｂ）及びエラーチエツク信号（ｃ）が選択され、
第４図に示すようなエラー検出信号が出力される。
エラーチエツク信号のうち、書き込みポインタ２１が出
力する書き込みポジションコードによりエラーチエツク
信号（ｂ）及びエラーチエツク信号（ｃ）が選択され、
第４図に示すようなエラー検出信号が出力される。
このように、１ビツトだけしか変化しない書き込みポジ
ションコードによりエラーチエツク信号を選択すること
によりエラーを検出しているので、エラー検出動作にお
いてハザードが生じないことになる。これにより、従来
複数ビットの演算結果が安定するまでエラーの判定がで
きなかったのに比べて、安定して確実にエラーの検出を
行なうことが可能となる。
ションコードによりエラーチエツク信号を選択すること
によりエラーを検出しているので、エラー検出動作にお
いてハザードが生じないことになる。これにより、従来
複数ビットの演算結果が安定するまでエラーの判定がで
きなかったのに比べて、安定して確実にエラーの検出を
行なうことが可能となる。
次に、動作中に終了信号が終了記憶回路２７に与えられ
ると、有効データが最後に格納された記憶要素を指定す
る書き込みポジションコードが終了記憶回路２７に格納
される。そして、読み出しポジションコードが指定する
ポジションが、終了記憶回路２７に格納されたコードが
指定するポジションと一致するか、あるいはこの（コー
ド）１の場合には、初期化信号が出力されて、初期化が
行なわれる。
ると、有効データが最後に格納された記憶要素を指定す
る書き込みポジションコードが終了記憶回路２７に格納
される。そして、読み出しポジションコードが指定する
ポジションが、終了記憶回路２７に格納されたコードが
指定するポジションと一致するか、あるいはこの（コー
ド）１の場合には、初期化信号が出力されて、初期化が
行なわれる。
具体的には、例えば出力クロックが入力クロックより周
波数が高い場合、第５図に示すように、００１１”の書
き込みポジションコードが終了記憶回路２７に格納され
ているとすると、終了検出コードは、このコード及びこ
のコードの次のポジションを示すコードに対応した“０
０１Ｘ”となる。したがって、読み出しポジションコー
ドが’００１１’及び“００１０”になると、第５図に
示すように一致検出信号が出力される。これにより、初
期化信号が終了検出回路２９からＯＲゲート３３に与え
られ、初期化が行なわれる。
波数が高い場合、第５図に示すように、００１１”の書
き込みポジションコードが終了記憶回路２７に格納され
ているとすると、終了検出コードは、このコード及びこ
のコードの次のポジションを示すコードに対応した“０
０１Ｘ”となる。したがって、読み出しポジションコー
ドが’００１１’及び“００１０”になると、第５図に
示すように一致検出信号が出力される。これにより、初
期化信号が終了検出回路２９からＯＲゲート３３に与え
られ、初期化が行なわれる。
このように、エラー検出と同様に動作中のリセット動作
にあっても、１ビツトの変化による読み出しポジション
コードにより行なっているので、リセットタイミングの
決定にハザードが生じないことになる。これにより、リ
セット前に格納されていたデータ数を考慮することなく
、データが出力された時点において安定した最適なリセ
ットタイミングでリセット動作を行なうことができる。
にあっても、１ビツトの変化による読み出しポジション
コードにより行なっているので、リセットタイミングの
決定にハザードが生じないことになる。これにより、リ
セット前に格納されていたデータ数を考慮することなく
、データが出力された時点において安定した最適なリセ
ットタイミングでリセット動作を行なうことができる。
また、リセット信号が読み出しポインタ２３に与えられ
ると、読み出しポジションコードが初期値発生回路３１
に与えられる。初期値発生回路３１に与えられたコード
は所定値“１０１０°と排他的論理和がとられ、この結
果が書き込み初期コードとして書き込みポインタ２１に
セットされる。
ると、読み出しポジションコードが初期値発生回路３１
に与えられる。初期値発生回路３１に与えられたコード
は所定値“１０１０°と排他的論理和がとられ、この結
果が書き込み初期コードとして書き込みポインタ２１に
セットされる。
この時に、読み出しポインタ２３の出力する読み出しポ
ジションコードが変化する時に書き込みポインタ２１に
初期コードをセットする場合であっても、読み出しポジ
ションコードの変化は１ビツトとなる。このため初期コ
ードの不安定ビットも１ビツトとなり、該コードの特徴
から目的のポジションと隣接したポジションが確実に設
定される。
ジションコードが変化する時に書き込みポインタ２１に
初期コードをセットする場合であっても、読み出しポジ
ションコードの変化は１ビツトとなる。このため初期コ
ードの不安定ビットも１ビツトとなり、該コードの特徴
から目的のポジションと隣接したポジションが確実に設
定される。
したがって、動作中にリセット動作を行なっても、従来
に比べて最適な書き込み初期コードを得ることが可能と
なる。
に比べて最適な書き込み初期コードを得ることが可能と
なる。
このように、格納されたデータ数や入力りａブク及び出
力クロックの周波数の違いにかかわらず、最適なタイミ
ングでリセット動作が行なわれ、その後の入出力動作も
最適なポジションから開始することができるようになる
。
力クロックの周波数の違いにかかわらず、最適なタイミ
ングでリセット動作が行なわれ、その後の入出力動作も
最適なポジションから開始することができるようになる
。
なお、この発明は上記実施例に限定されることはなく、
例えばポジションコードは第２図に示したコード列だけ
でなく、隣接するコード間のハミング距離が“１”でな
るならば、どのようなコード列であっても、同様な効果
を得ることができる。
例えばポジションコードは第２図に示したコード列だけ
でなく、隣接するコード間のハミング距離が“１”でな
るならば、どのようなコード列であっても、同様な効果
を得ることができる。
また、記憶要素の個数には制限されず、記憶要素の個数
に応じて適切なポジションコードを設定すればよい。さ
らに、書き込み初期コードを求める際に読み出しポジシ
ョンコードと排他的論理和をとる所定値はこの実施例で
示した“１０１０”に限ることはない。
に応じて適切なポジションコードを設定すればよい。さ
らに、書き込み初期コードを求める際に読み出しポジシ
ョンコードと排他的論理和をとる所定値はこの実施例で
示した“１０１０”に限ることはない。
またさらに、終了ポジションと読み出しポジションとの
一致によりリセットタイミングの判定を行なっているが
、終了ポジションから所定距離のポジションに読み出し
ポジションが達した時にリセットを行なうようにしても
よい。
一致によりリセットタイミングの判定を行なっているが
、終了ポジションから所定距離のポジションに読み出し
ポジションが達した時にリセットを行なうようにしても
よい。
以上説明したように、この発明によれば、隣接する記憶
手段を指定するコード間のハミング距離を１とするコー
ドを用いてエラーの検出を行なうようにしたので、簡単
な回路構成で安定して確実にエラー検出を行なうことが
できる。また、有効データが書き込まれた記憶手段を記
憶して、この記憶手段に格納されたデータが読み出され
た後初期化を行なうとともに、読み出しを指定するコー
ドにしたがって初期値を設定するようにしたので、最適
な初期化を確実に行なうことが可能となる。
手段を指定するコード間のハミング距離を１とするコー
ドを用いてエラーの検出を行なうようにしたので、簡単
な回路構成で安定して確実にエラー検出を行なうことが
できる。また、有効データが書き込まれた記憶手段を記
憶して、この記憶手段に格納されたデータが読み出され
た後初期化を行なうとともに、読み出しを指定するコー
ドにしたがって初期値を設定するようにしたので、最適
な初期化を確実に行なうことが可能となる。
第１図はこの発明の一実施例に係る遅延バッファ回路の
構成を示すブロック図、第２図は第１図に示す回路で用
いられるコードを示す図、第３図乃至第５図は第１図に
示す回路の動作説明図、第６図は従来の遅延バッファ回
路の一構成を示すブロック図、第７図乃至第１０図は第
６図に示す回路の動作説明図である。 １・・・記憶部 ２１・・・書き込みポインタ ２３・・・読み出しポインタ ２５・・・エラー検出回路 ２７・・・終了記憶回路 ２９・・・終了検出回路 ３１・・・初期化発生回路 ＃０〜＃１１・・・記憶要素
構成を示すブロック図、第２図は第１図に示す回路で用
いられるコードを示す図、第３図乃至第５図は第１図に
示す回路の動作説明図、第６図は従来の遅延バッファ回
路の一構成を示すブロック図、第７図乃至第１０図は第
６図に示す回路の動作説明図である。 １・・・記憶部 ２１・・・書き込みポインタ ２３・・・読み出しポインタ ２５・・・エラー検出回路 ２７・・・終了記憶回路 ２９・・・終了検出回路 ３１・・・初期化発生回路 ＃０〜＃１１・・・記憶要素
Claims (2)
- （１）データを順次格納して出力する複数の記憶手段と
、 隣接する前記記憶手段を指定するコードのハミング距離
を１とするコードにより第１のクロックに同期してデー
タを格納する前記記憶手段を順次循環指定する書き込み
指定手段と、 前記コードにより第２のクロックに同期してデータを読
み出す前記記憶手段を順次循環指定する読み出し指定手
段と、 隣接する前記コードの共通ビットを共通コードとしてそ
れぞれの隣接する前記記憶手段に対して前記共通コード
を設定し、前記読み出し指定手段が指定するコードと前
記書き込み指定手段が指定するコードとが同一の共通コ
ードに対応した場合にエラーを検出するエラー検出手段
と を有することを特徴とする遅延バッファ回路。 - （２）データを順次格納して出力する複数の記憶手段と
、 隣接する前記記憶手段を指定するコードのハミング距離
を１とするコードにより第１のクロックに同期してデー
タを格納する前記記憶手段を順次循環指定する書き込み
指定手段と、 前記コードにより第２のクロックに同期してデータを読
み出す前記記憶手段を順次循環指定する読み出し指定手
段と、 隣接する前記コードの共通ビットを共通コードとしてそ
れぞれの隣接する前記記憶手段に対して前記共通コード
を設定し、前記読み出し指定手段が指定するコードと前
記書き込み指定手段が指定するコードとが同一の共通コ
ードに対応した場合にエラーを検出するエラー検出手段
と、 終了信号が与えられた時にデータが格納された前記記憶
手段を指定するコードを格納し、このコードと前記読み
出し指定手段が指定するコードが同一の前記共通コード
に対応した場合に初期化を行なう初期化手段と、 初期化する直前に前記読み出し指定手段が指定したコー
ドと所定コードとの論理演算結果を初期値として前記書
き込み指定手段に設定する初期値設定手段と を有することを特徴とする遅延バッファ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031018A JPH0630053B2 (ja) | 1989-02-13 | 1989-02-13 | 遅延バッファ回路 |
| EP90102798A EP0383260B1 (en) | 1989-02-13 | 1990-02-13 | Elastic buffer circuit |
| DE69030457T DE69030457T2 (de) | 1989-02-13 | 1990-02-13 | Elastische Pufferspeicher |
| KR1019900001739A KR930001436B1 (ko) | 1989-02-13 | 1990-02-13 | 지연 버퍼회로 |
| US07/884,885 US5274647A (en) | 1989-02-13 | 1992-05-18 | Elastic buffer with error detection using a hamming distance circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031018A JPH0630053B2 (ja) | 1989-02-13 | 1989-02-13 | 遅延バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211524A true JPH02211524A (ja) | 1990-08-22 |
| JPH0630053B2 JPH0630053B2 (ja) | 1994-04-20 |
Family
ID=12319790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031018A Expired - Fee Related JPH0630053B2 (ja) | 1989-02-13 | 1989-02-13 | 遅延バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0383260B1 (ja) |
| JP (1) | JPH0630053B2 (ja) |
| KR (1) | KR930001436B1 (ja) |
| DE (1) | DE69030457T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10145332A (ja) * | 1996-11-13 | 1998-05-29 | Nec Corp | 拡散符号の位相シフト回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5088061A (en) * | 1990-07-24 | 1992-02-11 | Vlsi Technology, Inc. | Routing independent circuit components |
| GB9024084D0 (en) * | 1990-11-06 | 1990-12-19 | Int Computers Ltd | First-in-first-out buffer |
| EP0845739A1 (en) * | 1996-11-29 | 1998-06-03 | Alcatel | A method to transfer data, a transfer device realising the method, a comparator using such a transfer device and a use of such a comparator as a filling level controller of a memory means |
| TWI835417B (zh) * | 2022-11-23 | 2024-03-11 | 瑞昱半導體股份有限公司 | 電子裝置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4095283A (en) * | 1976-07-02 | 1978-06-13 | International Business Machines Corporation | First in-first out memory array containing special bits for replacement addressing |
| US4556960A (en) * | 1982-12-13 | 1985-12-03 | Sperry Corporation | Address sequencer for overwrite avoidance |
| CA1266720A (en) * | 1985-09-27 | 1990-03-13 | Rasmus Nordby | Synchronizing system |
-
1989
- 1989-02-13 JP JP1031018A patent/JPH0630053B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-13 EP EP90102798A patent/EP0383260B1/en not_active Expired - Lifetime
- 1990-02-13 KR KR1019900001739A patent/KR930001436B1/ko not_active Expired - Fee Related
- 1990-02-13 DE DE69030457T patent/DE69030457T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10145332A (ja) * | 1996-11-13 | 1998-05-29 | Nec Corp | 拡散符号の位相シフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69030457T2 (de) | 1997-09-04 |
| EP0383260A2 (en) | 1990-08-22 |
| KR930001436B1 (ko) | 1993-02-27 |
| DE69030457D1 (de) | 1997-05-22 |
| KR900013708A (ko) | 1990-09-06 |
| EP0383260A3 (en) | 1992-04-01 |
| EP0383260B1 (en) | 1997-04-16 |
| JPH0630053B2 (ja) | 1994-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |