JPH02211535A - コンピュータプロセッサ実行装置 - Google Patents
コンピュータプロセッサ実行装置Info
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- JPH02211535A JPH02211535A JP1270138A JP27013889A JPH02211535A JP H02211535 A JPH02211535 A JP H02211535A JP 1270138 A JP1270138 A JP 1270138A JP 27013889 A JP27013889 A JP 27013889A JP H02211535 A JPH02211535 A JP H02211535A
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- Japan
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- bits
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/30—Creation or generation of source code
- G06F8/31—Programming languages or programming paradigms
- G06F8/312—List processing, e.g. LISP programming language
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- General Physics & Mathematics (AREA)
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- Stored Programmes (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータプロセッサ実行装置に関し、特に
、対応するタグ情報を内包しているマルチタイプのデー
タのプログラムに従った処理に応答するコンピュータプ
ロセッサ実行装置に関する。
、対応するタグ情報を内包しているマルチタイプのデー
タのプログラムに従った処理に応答するコンピュータプ
ロセッサ実行装置に関する。
ＬＩ Ｓｐ言語システムにおいては、データにタグが付
されており、変数はコンパイル時にタイプ分けされるの
ではない。実行可能コードの中でデータのタイプを確定
することができ、どのタイプのデータでも、変数に割当
てることができる。タグ付けは、通常、タグ付きポイン
タを使用して実行される。Ｌｉ５ｐではポインタは非常
に重要であるので、ポインタはできる限り経済的に使用
されている。たとえば、ポインタにより表わされるアド
レスと、ポインタの中でそのタイプを指示するビットと
を組合せることにより節約ができる。ＬｕｃｉｄのＣｏ
ａｖｏｎ Ｌｉ５ｐ（Ｌ ＣＬ ）や、ＤｏＩｌａｉｎ
Ｌｉ５ｐ（Ｄ Ｌ）においては、下位の３ビットをタ
グ用として留保し、全てのデータを８バイト境界に整列
させ、且つ全ての間接アドレスに対する変位を利用して
タグを「マスク」することにより、この経済的な利用を
実現している。この方法はＬＣＬ、ＤＬ及びＹａｌｅの
Ｔで採用されており、汎用マシンにおけるポインタのタ
グ付は方法としては確実で効率良く、拡張可能であるこ
とがわかっている。
されており、変数はコンパイル時にタイプ分けされるの
ではない。実行可能コードの中でデータのタイプを確定
することができ、どのタイプのデータでも、変数に割当
てることができる。タグ付けは、通常、タグ付きポイン
タを使用して実行される。Ｌｉ５ｐではポインタは非常
に重要であるので、ポインタはできる限り経済的に使用
されている。たとえば、ポインタにより表わされるアド
レスと、ポインタの中でそのタイプを指示するビットと
を組合せることにより節約ができる。ＬｕｃｉｄのＣｏ
ａｖｏｎ Ｌｉ５ｐ（Ｌ ＣＬ ）や、ＤｏＩｌａｉｎ
Ｌｉ５ｐ（Ｄ Ｌ）においては、下位の３ビットをタ
グ用として留保し、全てのデータを８バイト境界に整列
させ、且つ全ての間接アドレスに対する変位を利用して
タグを「マスク」することにより、この経済的な利用を
実現している。この方法はＬＣＬ、ＤＬ及びＹａｌｅの
Ｔで採用されており、汎用マシンにおけるポインタのタ
グ付は方法としては確実で効率良く、拡張可能であるこ
とがわかっている。
タグ付けを利用するということは、それに相応して、有
効なビットフィールドマニプレータが必要であることを
示唆している。間接演算の一部としてタグをマスクする
ことは可能であるが、タイプを確認するため又はタイプ
をメツ゛セージするためにはタグを検査しなければなら
ず、効率の良いビットフィールド演算の必要性が確かめ
られる。
効なビットフィールドマニプレータが必要であることを
示唆している。間接演算の一部としてタグをマスクする
ことは可能であるが、タイプを確認するため又はタイプ
をメツ゛セージするためにはタグを検査しなければなら
ず、効率の良いビットフィールド演算の必要性が確かめ
られる。
Ｌｉ５ｐの宇宙は原子と、リストセルとから構成される
。この見方は意味論的には正しいモデル化であるが、現
実にＬｆｓｐを適用する場合には、小さな整数について
の演算はきわめて一般的であるので、それらは特殊なケ
ースと考えられる。従って、最低レベルのインプリメン
テーションでは、Ｌｉ５ｐの宇宙には実際には次の３種
類の物体が存在している。
。この見方は意味論的には正しいモデル化であるが、現
実にＬｆｓｐを適用する場合には、小さな整数について
の演算はきわめて一般的であるので、それらは特殊なケ
ースと考えられる。従って、最低レベルのインプリメン
テーションでは、Ｌｉ５ｐの宇宙には実際には次の３種
類の物体が存在している。
Ｃ０Ｎ５−ＣＥＬＬＳリストを構成しているポインタ２
つのセル； ＳＭＡＬＬ−ＩＮＴＳタグビットから取出されたポイン
タのサイズに関する小さな符号付 き整数；及び ０ＴＨＥＲ拡張タグを有する記憶ブロック３つの下位ビ
ットタグ値への意味の割当ての典量的な１例を次に示す
。
つのセル； ＳＭＡＬＬ−ＩＮＴＳタグビットから取出されたポイン
タのサイズに関する小さな符号付 き整数；及び ０ＴＨＥＲ拡張タグを有する記憶ブロック３つの下位ビ
ットタグ値への意味の割当ての典量的な１例を次に示す
。
０００ ３０ビット偶数整数（最上位タグビット（−〇
）と結び付けられた２９の上位ビット） ００１ ポインタ拡張（タグ付き非演算記憶ブロック
） ０１０ 数拡張（浮動小数点又は無限精度固定小数点
） ０１１ Ｃｏｎ５ ｃｅｌｌに対するポインタ１００
３０ビット奇数整数（最上位タグビット（−１）と結
び付けられた２９の上位ビット） １０１ 記号拡張（特性リスト、値セルなど）１１０
その他の即時拡張（すなわち、非整数；たとえば、
単一文字） １１１ 使用せず（ハードウェアにより支援される場
合は正方向ポインタ） Ｌｊ ｓｐは統計的にタイプ付けされておらず、また、
機能はタイプタグを検査することにより多形動作するよ
うに規定されているので、ＬＩｓｐコードの実行時には
次のシーケンスが繰返される。
）と結び付けられた２９の上位ビット） ００１ ポインタ拡張（タグ付き非演算記憶ブロック
） ０１０ 数拡張（浮動小数点又は無限精度固定小数点
） ０１１ Ｃｏｎ５ ｃｅｌｌに対するポインタ１００
３０ビット奇数整数（最上位タグビット（−１）と結
び付けられた２９の上位ビット） １０１ 記号拡張（特性リスト、値セルなど）１１０
その他の即時拡張（すなわち、非整数；たとえば、
単一文字） １１１ 使用せず（ハードウェアにより支援される場
合は正方向ポインタ） Ｌｊ ｓｐは統計的にタイプ付けされておらず、また、
機能はタイプタグを検査することにより多形動作するよ
うに規定されているので、ＬＩｓｐコードの実行時には
次のシーケンスが繰返される。
機能入力
（このコードはインラインで非常に頻繁に拡張される）
引数のタグに関するケース
（いくつかのタグ値又はごく多数のタグ値でタイプ誤り
を表わせる） ケース解析に基づいて適切な演算を実行理論上は、いず
れの関数に関わるコードも、任意のタイプの引数と対抗
するように、タイプディスパッチに基づいて異なるコー
ドを実行するが、あるいは、タイプ誤りを検出して通報
することにより、準備されなければならないが、はぼ全
ての機能について、実際に発生するあらゆるケースのう
ち圧倒的大多数のものを１つの独特のタイプで明示して
いる。これは、ＣＡＲ，ＣＤＲ及び基本演算機能の基本
ケースに関して特に当てはまる。
を表わせる） ケース解析に基づいて適切な演算を実行理論上は、いず
れの関数に関わるコードも、任意のタイプの引数と対抗
するように、タイプディスパッチに基づいて異なるコー
ドを実行するが、あるいは、タイプ誤りを検出して通報
することにより、準備されなければならないが、はぼ全
ての機能について、実際に発生するあらゆるケースのう
ち圧倒的大多数のものを１つの独特のタイプで明示して
いる。これは、ＣＡＲ，ＣＤＲ及び基本演算機能の基本
ケースに関して特に当てはまる。
以下、添付の図面を参照して本発明の詳細な説明する。
本発明による装置及び方法は、１９８８年ｌＯ月７日出
願の同時係属出願ノＡＰＯＬＬ−１０５ＸＸ（名称ｒＭ
ｅｔｈｏｄａｎｄ Ａｐｐａｒａｔｕｓ ｒｏｒ Ｃｏ
ｎｃｕｒｒｅｎｔ Ｄｌｓｐａｔｃｈ ｏｆ’ Ｉｎ−
５ＬｒｕｃＬｌｏｎｓ ｔｏ Ｍｕｌｔｌｐｌｅ Ｐｕ
ｎｃｔｌｏｎａｌ Ｕｎｉｔｓ Ｊ ）、あるいは、一
連の命令が記憶されている命令キャッシュ１０２又はそ
の他の記憶場所などの発生源から、一般にはプログラム
カウンタパイプライン１３２と組合されているプログラ
ムカウンタ又はプログラムカウンタ発生器１３０により
順次供給されるアドレス信号に応答して提供される一連
の命令を受取る実行装ｒ１１１１０を有する他の公知の
プロセッサの中の１つに適用可能である。命令キャッジ
：Ｌ１Ｇ！により提供される命令は、実行装置１１０の
一部であるレジスタ１１２へ直接発行されても良いが、
従来の技術で知られている例に見られるように、命令パ
イプラインＩＯ４に一時的に留まっていても良い。第１
図に示す実行装置１１０は、Ａ）オペランドレジスタ１
１４と、Ｂ）オペランドレジスタ１１８と、レジスタ１
１４及び１１８のオペランドＡ）及びＢ）をそれぞれ受
取る演算論理装置（Ａ Ｌ Ｕ）１１８とを含む。ＡＬ
ｏｌｌｇが提供した演算の結果は、レジスタ１２０に記
憶される。レジスタ１２Ｇに記憶された結果はレジスタ
ファイル１１２へ送られた後、命令キャッシュ１０２か
ら命令パイプライン１０４を介して受取られた命令に従
って、オペランドレジスタ１．１４．１１１１の一方に
選択的に提供されれば良い。
願の同時係属出願ノＡＰＯＬＬ−１０５ＸＸ（名称ｒＭ
ｅｔｈｏｄａｎｄ Ａｐｐａｒａｔｕｓ ｒｏｒ Ｃｏ
ｎｃｕｒｒｅｎｔ Ｄｌｓｐａｔｃｈ ｏｆ’ Ｉｎ−
５ＬｒｕｃＬｌｏｎｓ ｔｏ Ｍｕｌｔｌｐｌｅ Ｐｕ
ｎｃｔｌｏｎａｌ Ｕｎｉｔｓ Ｊ ）、あるいは、一
連の命令が記憶されている命令キャッシュ１０２又はそ
の他の記憶場所などの発生源から、一般にはプログラム
カウンタパイプライン１３２と組合されているプログラ
ムカウンタ又はプログラムカウンタ発生器１３０により
順次供給されるアドレス信号に応答して提供される一連
の命令を受取る実行装ｒ１１１１０を有する他の公知の
プロセッサの中の１つに適用可能である。命令キャッジ
：Ｌ１Ｇ！により提供される命令は、実行装置１１０の
一部であるレジスタ１１２へ直接発行されても良いが、
従来の技術で知られている例に見られるように、命令パ
イプラインＩＯ４に一時的に留まっていても良い。第１
図に示す実行装置１１０は、Ａ）オペランドレジスタ１
１４と、Ｂ）オペランドレジスタ１１８と、レジスタ１
１４及び１１８のオペランドＡ）及びＢ）をそれぞれ受
取る演算論理装置（Ａ Ｌ Ｕ）１１８とを含む。ＡＬ
ｏｌｌｇが提供した演算の結果は、レジスタ１２０に記
憶される。レジスタ１２Ｇに記憶された結果はレジスタ
ファイル１１２へ送られた後、命令キャッシュ１０２か
ら命令パイプライン１０４を介して受取られた命令に従
って、オペランドレジスタ１．１４．１１１１の一方に
選択的に提供されれば良い。
本発明にも参考として取入れられている、条件コードパ
イプライン１２２に関連する１９８８年１０月１８日出
願の同時係属出願人ＰＯＬＬ−１０７ＸＸ （名称ｒｃ
ｅｎＬｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｃｏｎｄｉｔｉｏ
ｎ Ｃｏｄｅ ａｎｄ Ａｐｐａ−ｒａｔｕｓ Ｊ ）
に説明されているように、演算論理装置は、レジスタ１
２０に記憶されている結果と一致する４つの５ＴＥＴビ
ットから成る条件コード（Ｎ、Ｚ、Ｖ、Ｃ）を条件コー
ドパイプライン１２２に供給する。このパイプラインに
は条件コードＬ２及びｚ３も追加される。パイプライン
の条件コードの状態値はプログラムカウンタ発生器１３
０に供給され、プログラムカウンタ発生器１３０は、条
件コードパイプライン１２２により提供された条件コー
ドと、レジスタファイル１１２により供給されるいずれ
かのブランチ宛先アドレス信号とに応答して、後続プロ
グラムカウンタ用命令アドレスをＰＣバイブライン１３
２へ供給する。
イプライン１２２に関連する１９８８年１０月１８日出
願の同時係属出願人ＰＯＬＬ−１０７ＸＸ （名称ｒｃ
ｅｎＬｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｃｏｎｄｉｔｉｏ
ｎ Ｃｏｄｅ ａｎｄ Ａｐｐａ−ｒａｔｕｓ Ｊ ）
に説明されているように、演算論理装置は、レジスタ１
２０に記憶されている結果と一致する４つの５ＴＥＴビ
ットから成る条件コード（Ｎ、Ｚ、Ｖ、Ｃ）を条件コー
ドパイプライン１２２に供給する。このパイプラインに
は条件コードＬ２及びｚ３も追加される。パイプライン
の条件コードの状態値はプログラムカウンタ発生器１３
０に供給され、プログラムカウンタ発生器１３０は、条
件コードパイプライン１２２により提供された条件コー
ドと、レジスタファイル１１２により供給されるいずれ
かのブランチ宛先アドレス信号とに応答して、後続プロ
グラムカウンタ用命令アドレスをＰＣバイブライン１３
２へ供給する。
本発明の一面によれば、４人力ＯＲゲートから構成され
る論理素子１２４は、それぞれのオペランド１１４及び
１１６から提供されたオペランドの２つの最下位ビット
を受取る。本発明の１つの適用用途によれば、オペラン
ドレジスタ１１４及びｌ１６に記憶されているオペラン
ドの３つの最下位ビットはタグ識別子ビットを構成し、
オペランドの整数状態は、下位の２つのビットにあるゼ
ロ値により示される。従って、ＡとＢのオペランドレジ
スタ１１４及び１１Ｂにそれぞれ存在するオペランドが
共に整数値を構成する場合、最下位ビットはゼロ値を有
するので、その結果、ＯＲゲーＨ２４の出力端子の状態
は論理値「０」となる。この論理値は条件コードバイブ
ライン１２２に入力され、そこで、プログラムカウンタ
発生器１３０は後続プログラムカウンタ用信号をＰＣパ
イプライン１３２に供給する。１、Ｉｓｐプログラムの
中で数値データを処理するとき、オペランドレジスタ１
１４及び１１Ｂにより供給される信号の大多数は整数値
を構成するので、ＯＲゲート１２４の出力は論理値「０
」となり、Ｌ２はゼロの値を有する。相対的に見れば頻
繁ではないが、オペランドは数値有効範囲などの異なる
タイプを成すときもあり、その場合には、ＯＲゲート１
２４の出力端子においてＬ２はゼロでない値を有する。
る論理素子１２４は、それぞれのオペランド１１４及び
１１６から提供されたオペランドの２つの最下位ビット
を受取る。本発明の１つの適用用途によれば、オペラン
ドレジスタ１１４及びｌ１６に記憶されているオペラン
ドの３つの最下位ビットはタグ識別子ビットを構成し、
オペランドの整数状態は、下位の２つのビットにあるゼ
ロ値により示される。従って、ＡとＢのオペランドレジ
スタ１１４及び１１Ｂにそれぞれ存在するオペランドが
共に整数値を構成する場合、最下位ビットはゼロ値を有
するので、その結果、ＯＲゲーＨ２４の出力端子の状態
は論理値「０」となる。この論理値は条件コードバイブ
ライン１２２に入力され、そこで、プログラムカウンタ
発生器１３０は後続プログラムカウンタ用信号をＰＣパ
イプライン１３２に供給する。１、Ｉｓｐプログラムの
中で数値データを処理するとき、オペランドレジスタ１
１４及び１１Ｂにより供給される信号の大多数は整数値
を構成するので、ＯＲゲート１２４の出力は論理値「０
」となり、Ｌ２はゼロの値を有する。相対的に見れば頻
繁ではないが、オペランドは数値有効範囲などの異なる
タイプを成すときもあり、その場合には、ＯＲゲート１
２４の出力端子においてＬ２はゼロでない値を有する。
本発明によれば、ゼロでない値が条件コードバイブライ
ン１２２に取込まれて、プログラムカウンタ発生器１３
０に入力されると、その結果、命令キャッシュ１０２に
より実行装置１１０に提供される命令の流れが変化して
、オペランドレジスタ１１４及び１１Ｂの一方又は双方
で受取られる非整数データはその実際のタイプに従って
処理されるようになる。
ン１２２に取込まれて、プログラムカウンタ発生器１３
０に入力されると、その結果、命令キャッシュ１０２に
より実行装置１１０に提供される命令の流れが変化して
、オペランドレジスタ１１４及び１１Ｂの一方又は双方
で受取られる非整数データはその実際のタイプに従って
処理されるようになる。
さらに詳細にいえば、本発明によるシステム装置及び方
法は、図示のブロック線図５０で示す構造により提供さ
れる、Ａ （０） 、 Ａ ［１） 、 Ｂ （０３
及びＢ〔１〕の論理和に等しいＬＩｓｐ特定し２条件コ
ードと、Ｌ２．Ｌ２． （Ｌ２＋Ｖ）及び（Ｌ２＋Ｖ
）に等しい４つの新たなりＲ−ＣＯＮＤ術語とを追加す
るもので、その結果、整数に関する無作為演算のための
コードは、 第１のリスト ＥＸＴＲＡＣＴ、ｅｃＲａ、婁０．ｔｌ、Ｒ３１； Ｒ
ａ［ｌ：０１−００を検査ＥＸＴＲＡＣＴ、ｃｃＲｂ、
婁０．ｌ１１．Ｒ３１、Ｒｂ［ｌ：Ｏ］ −ｏｏを検査
ＢＥＱ、ｓ４ １＄ ＳｖＣ＃トラップ−コード；Ｒａ→旧ＧＮＬＩＭ又はタ
イプ誤り Ｉｓ ＢＥＱ、 ｓｒ ２３ ＳｖＣ＃トラップ−コード、 Ｒｂ−ＢＩＧＮＵＭ又は
タイプ誤り ２＄演算、ｃｃ、Ｒａ、Ｒｈ、Ｒｃ ；実際の演算を
実行ＢＮＶ、ｓｆ’ ３＄ ＳＶＣ＃ ）ラップ−コード；オーバフローＢＩＧＮＵ
Ｍ発生 ３＄ の内容から、次に示す例に縮小する。
法は、図示のブロック線図５０で示す構造により提供さ
れる、Ａ （０） 、 Ａ ［１） 、 Ｂ （０３
及びＢ〔１〕の論理和に等しいＬＩｓｐ特定し２条件コ
ードと、Ｌ２．Ｌ２． （Ｌ２＋Ｖ）及び（Ｌ２＋Ｖ
）に等しい４つの新たなりＲ−ＣＯＮＤ術語とを追加す
るもので、その結果、整数に関する無作為演算のための
コードは、 第１のリスト ＥＸＴＲＡＣＴ、ｅｃＲａ、婁０．ｔｌ、Ｒ３１； Ｒ
ａ［ｌ：０１−００を検査ＥＸＴＲＡＣＴ、ｃｃＲｂ、
婁０．ｌ１１．Ｒ３１、Ｒｂ［ｌ：Ｏ］ −ｏｏを検査
ＢＥＱ、ｓ４ １＄ ＳｖＣ＃トラップ−コード；Ｒａ→旧ＧＮＬＩＭ又はタ
イプ誤り Ｉｓ ＢＥＱ、 ｓｒ ２３ ＳｖＣ＃トラップ−コード、 Ｒｂ−ＢＩＧＮＵＭ又は
タイプ誤り ２＄演算、ｃｃ、Ｒａ、Ｒｈ、Ｒｃ ；実際の演算を
実行ＢＮＶ、ｓｆ’ ３＄ ＳＶＣ＃ ）ラップ−コード；オーバフローＢＩＧＮＵ
Ｍ発生 ３＄ の内容から、次に示す例に縮小する。
第２のリスト
演算、ｃｃ、Ｒａ、Ｒｂ、Ｒｅ ；実際の演算を
実行ＢＸＸ、 ｓｒ −１＄ ＳＶＣ＃ トラップ−コード；オーバフローならば、Ｂ
ＩＧＮＵＭ発生 ｌ＄；そうでなければ、タ イブ誤りをトラップ 整数演算はライン外ルーチンへの呼出しにより処理され
るので、実際の改善はこれらのコードフラグメントが示
唆するよりさらに大きい。Ｌ２ビットと、新たなりＲ−
ＣＯＮＤ術語との組合せにより、インライン整数コード
の発生が可能になる。
実行ＢＸＸ、 ｓｒ −１＄ ＳＶＣ＃ トラップ−コード；オーバフローならば、Ｂ
ＩＧＮＵＭ発生 ｌ＄；そうでなければ、タ イブ誤りをトラップ 整数演算はライン外ルーチンへの呼出しにより処理され
るので、実際の改善はこれらのコードフラグメントが示
唆するよりさらに大きい。Ｌ２ビットと、新たなりＲ−
ＣＯＮＤ術語との組合せにより、インライン整数コード
の発生が可能になる。
本発明の別の面は、前述のＯＲ論理ゲート１２４と一致
して又はそれとは無関係に動作して、結果レジスタ１２
０により供給される信号の３つの最下位ビットの補数の
、ＡＮＤ論理装置１２Ｂによる３人力論理和組合せを得
る。論理信号ラベルＺ３を提供する論理装置１２Ｂの出
力は、結果信号の３つの最下位ビットがゼロである場合
に論理的にハイレベルの出力となる。これは、条件コー
ドパイプラインにも入力されて、命令キャッシュにより
提供される命令のシーケンスを相応して変更させる。
して又はそれとは無関係に動作して、結果レジスタ１２
０により供給される信号の３つの最下位ビットの補数の
、ＡＮＤ論理装置１２Ｂによる３人力論理和組合せを得
る。論理信号ラベルＺ３を提供する論理装置１２Ｂの出
力は、結果信号の３つの最下位ビットがゼロである場合
に論理的にハイレベルの出力となる。これは、条件コー
ドパイプラインにも入力されて、命令キャッシュにより
提供される命令のシーケンスを相応して変更させる。
本発明によれば、プログラム命令シーケンスはＡオペラ
ンドか、Ｂオペランドのいずれか一方のタグの検査を要
求することが多く、そのようなタグ検査は、記憶値を検
査するために採用されるゼロ試験について一般に使用さ
れるブランチと同様に、一方のオペランドのタグと、他
方のオペランドの３ビット値との間の減算又はその他の
論理的組合せにより実行される。このように、本発明に
よる装置は、タグをデータの残る部分から隔離するため
の明示の過程を必要とせずに、タグ値の試験を実行する
ことができる。
ンドか、Ｂオペランドのいずれか一方のタグの検査を要
求することが多く、そのようなタグ検査は、記憶値を検
査するために採用されるゼロ試験について一般に使用さ
れるブランチと同様に、一方のオペランドのタグと、他
方のオペランドの３ビット値との間の減算又はその他の
論理的組合せにより実行される。このように、本発明に
よる装置は、タグをデータの残る部分から隔離するため
の明示の過程を必要とせずに、タグ値の試験を実行する
ことができる。
新たな２３条件コードは、フィールドｍｕｘからの下位
の３ビットと、加算される１５と、２つの新たなりＲ−
ＣＯＮＤ術語との３方否定論理和に等しくこれは、タグ
比較を、 第３のりスト ＥＸＴＲＡＣＴ Ｒａ、＄０．１１．＄２．Ｒｂ５Ｌ
ＩＢ、 ｃｃ ＃タグ、 Ｒｂ、Ｒ３１ＢＣＱ／ＢＮＥ
Ｑラベル という例から、下記の例 第４のりスト ＳＵＢ、 ｃｃ ＃タグ、 Ｒｂ、Ｒ３１１３２３／Ｂ
ＮＺ３ ラベル；又は可能ならばＳＶＣに縮小するも
のと考えられる。
の３ビットと、加算される１５と、２つの新たなりＲ−
ＣＯＮＤ術語との３方否定論理和に等しくこれは、タグ
比較を、 第３のりスト ＥＸＴＲＡＣＴ Ｒａ、＄０．１１．＄２．Ｒｂ５Ｌ
ＩＢ、 ｃｃ ＃タグ、 Ｒｂ、Ｒ３１ＢＣＱ／ＢＮＥ
Ｑラベル という例から、下記の例 第４のりスト ＳＵＢ、 ｃｃ ＃タグ、 Ｒｂ、Ｒ３１１３２３／Ｂ
ＮＺ３ ラベル；又は可能ならばＳＶＣに縮小するも
のと考えられる。
本発明は特許請求の範囲を除く何物にも限定されてはな
らず、通常の当業者が実施する変形や変更は本発明の範
囲内に含まれると考えられる。
らず、通常の当業者が実施する変形や変更は本発明の範
囲内に含まれると考えられる。
添付の図面は、本発明によるシステムのブロック線図で
ある。 １０２・・・命令キャッシュ １０４・・・命令バイブ
ライン１１Ｇ・・・実行装置 １１４．１１８・・・オペランドレジスタｌ１８・・・
演算論理装置 １２Ｇ・・・レジスタ１２２・・・条
件コードパイプライン
ある。 １０２・・・命令キャッシュ １０４・・・命令バイブ
ライン１１Ｇ・・・実行装置 １１４．１１８・・・オペランドレジスタｌ１８・・・
演算論理装置 １２Ｇ・・・レジスタ１２２・・・条
件コードパイプライン
Claims (1)
- 【特許請求の範囲】 １、それぞれのタイプが明確に異なるビットパターンを
有するような少なくとも第１と、第２のデータタイプを
混合したものが処理されるプロセッサで使用するための
プロセス実行装置において、 第１のオペランドと、第２のオペランドとを提供する第
１のオペランドレジスタ及び第２のオペランドレジスタ
と； プログラム命令を提供する手段と； 前記第１のオペランド及び第２のオペランドを受取り、
それらから、前記第１のオペランド及び第２のオペラン
ドと、プログラム命令とに従って結果を形成する演算論
理装置と； 前記第１のオペランド及び第２のオペランドを受取るよ
うに接続されて、前記第１のオペランド及び第２のオペ
ランドの少なくとも一方のタイプを識別し、そのオペラ
ンドのタイプ識別に応答して条件コードを提供するゲー
ト手段と； 前記条件コードと、前記プログラム命令とに応答する条
件試験手段とを具備し、前記プログラム命令により規定
されるプロセスが前記オペランドの少なくとも一方に対
して不適正である場合、代替命令が前記演算論理装置に
提供されるプロセス実行装置。 ２、前記データタイプはオペランドデータと、非オペラ
ンドデータとを含む請求項１記載のプロセス実行装置。 ３、前記整数データは特定の下位ビットにより識別され
； 前記ゲート手段は、前記第１のオペランド及び第２のオ
ペランドの前記特定の下位ビットを受取る請求項２記載
のプロセス実行装置。 ４、前記整数データは２つの最下位ビットに関してゼロ
の値を有し； 前記ゲート手段は、２つのオペランドが共に整数データ
であるときに第１の状態を有し、その他の場合には第２
の状態を有する１ビットの条件コードを提供する請求項
３記載のプロセス実行装置。 ５、第１のオペランド及び第２のオペランドを提供する
手段と； 命令を提供する手段と； 前記第１のオペランド及び第２のオペランドと、前記命
令とを受取り、それらから結果を提供する実行手段と； 前記結果の特定の下位ビットを特定するゲート手段とを
具備し； 前記第１のオペランド及び第２のオペランドの最下位ビ
ットはタグビットから成り； 前記ゲート手段の出力は前記タグビットの試験結果を提
供する、ブランチ試験を実行するコンピュータシステム
。 ６、前記第１のオペランド及び第２のオペランドは、最
上位ビットと、最下位ビットとにそれぞれ関連する上部
と、下部とをそれぞれ含み； 前記下部のうち少なくとも３つは、前記上部のデータタ
イプを示すタグデータを含み； 前記実行手段は、１つのオペランドタグの選択された第
２のオペランドによる試験を実行し、そのタグと選択さ
れた第２のオペランドとが等価であることを示すゼロビ
ット量が前記ゲート手段により検出され； 前記実行手段は、ゼロでないビット量の検出時に後続命
令を受取って、新たな結果を提供するように動作する請
求項６記載のコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/259,792 US5045992A (en) | 1988-10-19 | 1988-10-19 | Apparatus for executing instruction regardless of data types and thereafter selectively branching to other instruction upon determining of incompatible data type |
| US259792 | 1994-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211535A true JPH02211535A (ja) | 1990-08-22 |
Family
ID=22986407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270138A Pending JPH02211535A (ja) | 1988-10-19 | 1989-10-17 | コンピュータプロセッサ実行装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5045992A (ja) |
| EP (1) | EP0365186A3 (ja) |
| JP (1) | JPH02211535A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150470A (en) * | 1989-12-20 | 1992-09-22 | International Business Machines Corporation | Data processing system with instruction queue having tags indicating outstanding data status |
| JP2918019B2 (ja) * | 1995-08-30 | 1999-07-12 | 日本電気株式会社 | シングルチップマイクロプロセッサのテスト回路 |
| US6195746B1 (en) | 1997-01-31 | 2001-02-27 | International Business Machines Corporation | Dynamically typed register architecture |
| US6035390A (en) * | 1998-01-12 | 2000-03-07 | International Business Machines Corporation | Method and apparatus for generating and logically combining less than (LT), greater than (GT), and equal to (EQ) condition code bits concurrently with the execution of an arithmetic or logical operation |
| JP4626032B2 (ja) * | 2000-08-28 | 2011-02-02 | 株式会社デンソー | プログラム変換装置，プログラム変換方法及び記録媒体 |
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1988
- 1988-10-19 US US07/259,792 patent/US5045992A/en not_active Expired - Lifetime
-
1989
- 1989-10-06 EP EP19890310269 patent/EP0365186A3/en not_active Withdrawn
- 1989-10-17 JP JP1270138A patent/JPH02211535A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0365186A3 (en) | 1991-12-18 |
| EP0365186A2 (en) | 1990-04-25 |
| US5045992A (en) | 1991-09-03 |
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