JPH02211636A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、液晶表示装置等に用いられる薄膜トランジス
タアレイの製造方法に関し、特に、短絡事故を防止して
薄膜トランジスタアレイを高歩留まりに製造しうるよう
にした製造方法に関する。
タアレイの製造方法に関し、特に、短絡事故を防止して
薄膜トランジスタアレイを高歩留まりに製造しうるよう
にした製造方法に関する。
［従来の技術］
薄膜トランジスタ（以下、ＴＰＴと記す）としては、各
種型式のものが知られているが、そのうちゲート電極が
下層となる逆スタガード構造で、ソース・ドレインコン
タクト孔を開孔するいわゆる電極掘込み型のものが、高
オン／オフ比および低リーク電流などの特性上の理由か
ら最も広く採用されている。
種型式のものが知られているが、そのうちゲート電極が
下層となる逆スタガード構造で、ソース・ドレインコン
タクト孔を開孔するいわゆる電極掘込み型のものが、高
オン／オフ比および低リーク電流などの特性上の理由か
ら最も広く採用されている。
この型のＴＰＴのアレイの製造方法を第３図（ａ）〜（
ｆ＞を参照して説明する。まず、絶縁性基板１０上にゲ
ート電極１１およびゲートバスライン（図示なし）を形
成する［第３図（ａ）］。
ｆ＞を参照して説明する。まず、絶縁性基板１０上にゲ
ート電極１１およびゲートバスライン（図示なし）を形
成する［第３図（ａ）］。
次いで、プラズマＣＶＤ法を用いて、ゲート絶縁膜１２
、ノンドープのアモルファスシリコン（以下、ａ−８ｉ
と記す）膜１３および保護絶縁膜１４ａの３層膜を連続
的に形成し、しかる後、ノンドープミー８ｉ膜１３と保
護絶縁膜１４ａがＴＰＴ形成領域にだけ同一形状のアイ
ランド状に残るように、これらの膜をパターニングする
［第３図（ｂ）］。続いて、透明導電膜を形成し、これ
をパターニングしてピクセル電極１５を形成する［第３
図（Ｃ）］。次に、保護絶縁膜１４ａにフォトエツチン
グ法を施して、ソースコンタクト孔１８およびトレイン
コンタクト孔１９を開孔する［第３図（ｄ）］。次いで
、プラズマＣＶＤ法を用いて、リンが高濃度にドープさ
れたｎ”ａ−３ｉ膜２０を形成し、続いて、金属膜２１
を形成する［第３図（ｅ）］。最後に、金属膜２１およ
びｎ＋ａ−８ｉ膜２０をパターニングして、ソース電極
２２、ドレイン電極２３およびソース電極とピクセル電
極１５とを接続する配線を形成する［第３図（ｆ）］。
、ノンドープのアモルファスシリコン（以下、ａ−８ｉ
と記す）膜１３および保護絶縁膜１４ａの３層膜を連続
的に形成し、しかる後、ノンドープミー８ｉ膜１３と保
護絶縁膜１４ａがＴＰＴ形成領域にだけ同一形状のアイ
ランド状に残るように、これらの膜をパターニングする
［第３図（ｂ）］。続いて、透明導電膜を形成し、これ
をパターニングしてピクセル電極１５を形成する［第３
図（Ｃ）］。次に、保護絶縁膜１４ａにフォトエツチン
グ法を施して、ソースコンタクト孔１８およびトレイン
コンタクト孔１９を開孔する［第３図（ｄ）］。次いで
、プラズマＣＶＤ法を用いて、リンが高濃度にドープさ
れたｎ”ａ−３ｉ膜２０を形成し、続いて、金属膜２１
を形成する［第３図（ｅ）］。最後に、金属膜２１およ
びｎ＋ａ−８ｉ膜２０をパターニングして、ソース電極
２２、ドレイン電極２３およびソース電極とピクセル電
極１５とを接続する配線を形成する［第３図（ｆ）］。
［発明が解決しようとする問題点］
上述した従来の製造方法によって得られるＴＦＴアレイ
では、第３図（ｆ＞に示されるように、ピクセル電極１
５とドレイン電極２３とが同一平面上に形成されるので
、ドレイン電極２３と隣の画素のピクセル電＠１５との
間（Ｄ−Ｐ間）２４で、パターニング欠陥により短絡が
発生する確率が高かった。
では、第３図（ｆ＞に示されるように、ピクセル電極１
５とドレイン電極２３とが同一平面上に形成されるので
、ドレイン電極２３と隣の画素のピクセル電＠１５との
間（Ｄ−Ｐ間）２４で、パターニング欠陥により短絡が
発生する確率が高かった。
このＤ−Ｐ間短絡が存在すると、これが液晶表示装置に
まで製造が完了した後での表示特性検査工程において誤
点灯や非点灯による白点、黒点の点欠陥としてあられれ
る。そして、この点欠陥が表示画面において数個以上存
在するとその製品を不良としなければならないので、こ
の点欠陥は重大な不良項目である。しかしながら、従来
法ではこの点欠陥を一定以下に押さえることは困難で、
そのため、従来は表示装置として組立てられた後に３０
％もの製品が不良とされていた。
まで製造が完了した後での表示特性検査工程において誤
点灯や非点灯による白点、黒点の点欠陥としてあられれ
る。そして、この点欠陥が表示画面において数個以上存
在するとその製品を不良としなければならないので、こ
の点欠陥は重大な不良項目である。しかしながら、従来
法ではこの点欠陥を一定以下に押さえることは困難で、
そのため、従来は表示装置として組立てられた後に３０
％もの製品が不良とされていた。
［問題点を解決するための手段］
本発明によるＴＦＴアレイの製造方法は、絶縁性基板上
にａ−３ｉ膜を用いた逆スタガード構造のＴＦＴアレイ
を製造する方法であって、ゲート電極およびゲートバス
ラインが設けられた基板上にゲート絶縁膜とノンドープ
ミー３ｉ膜とを連続してこの順に形成する工程と、ＴＰ
Ｔが設けられる所定の位置に上記ノンドープミー３ｉ膜
をアイランド状に残し、他の領域のａ−８ｉ膜を除去す
る工程と、導電膜を形成し、これを電極配線にパターニ
ングする工程と、全面に保護絶縁膜を形成する工程と、
上記保護絶縁膜に上記電極配線とコンタクトをとるため
の電極配線用のスルーホールおよびソース・ドレイン電
極のコンタクトをとるためのソースコンタクト孔、トレ
インコンタクト孔を設けるために保護絶縁膜に選択的エ
ッチ、ングを施す工程と、不純物が高濃度にドープされ
たドープトａ−３ｉ膜を上記スルーホールおよびコンタ
クト孔を含む全ての領域に形成する工程と、ソース電極
、ドレイン電極および必要な配線を形成するために、前
記ドープトａ−３ｉ膜をパターニングする工程とを有す
る。
にａ−３ｉ膜を用いた逆スタガード構造のＴＦＴアレイ
を製造する方法であって、ゲート電極およびゲートバス
ラインが設けられた基板上にゲート絶縁膜とノンドープ
ミー３ｉ膜とを連続してこの順に形成する工程と、ＴＰ
Ｔが設けられる所定の位置に上記ノンドープミー３ｉ膜
をアイランド状に残し、他の領域のａ−８ｉ膜を除去す
る工程と、導電膜を形成し、これを電極配線にパターニ
ングする工程と、全面に保護絶縁膜を形成する工程と、
上記保護絶縁膜に上記電極配線とコンタクトをとるため
の電極配線用のスルーホールおよびソース・ドレイン電
極のコンタクトをとるためのソースコンタクト孔、トレ
インコンタクト孔を設けるために保護絶縁膜に選択的エ
ッチ、ングを施す工程と、不純物が高濃度にドープされ
たドープトａ−３ｉ膜を上記スルーホールおよびコンタ
クト孔を含む全ての領域に形成する工程と、ソース電極
、ドレイン電極および必要な配線を形成するために、前
記ドープトａ−３ｉ膜をパターニングする工程とを有す
る。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の工程順を示すＴＦＴアレ
イの断面図である。まず、第１図（ａ）に示すようにガ
ラス基板のような絶縁性基板１０上に膜厚１５００人の
Ｃｒ膜をスパッタにより形成し、フォトエツチング法を
用いてこれをパターニングしてゲート電ｉｌｌおよびゲ
ートバスライン等（図示せず）を形成する。次に、第１
図（ｂ）に示すように、膜厚３０００人のＳｉＮ膜のゲ
ート絶縁膜１２、膜厚１５００人のノンドープａＳｉ膜
１３および膜厚１０００人のＳｉＮ膜の第１の保護絶縁
膜１４０３層の膜をプラズマＣＶＤ法により連続して形
成し、ゲート電極１１上てＴＦＴが設けられる個所にノ
ンドープミー３ｉ膜１３と第１保護膜１４とを同一パタ
ーンでアイランド状に残すようにドライエツチング法に
よりパターニングする。
イの断面図である。まず、第１図（ａ）に示すようにガ
ラス基板のような絶縁性基板１０上に膜厚１５００人の
Ｃｒ膜をスパッタにより形成し、フォトエツチング法を
用いてこれをパターニングしてゲート電ｉｌｌおよびゲ
ートバスライン等（図示せず）を形成する。次に、第１
図（ｂ）に示すように、膜厚３０００人のＳｉＮ膜のゲ
ート絶縁膜１２、膜厚１５００人のノンドープａＳｉ膜
１３および膜厚１０００人のＳｉＮ膜の第１の保護絶縁
膜１４０３層の膜をプラズマＣＶＤ法により連続して形
成し、ゲート電極１１上てＴＦＴが設けられる個所にノ
ンドープミー３ｉ膜１３と第１保護膜１４とを同一パタ
ーンでアイランド状に残すようにドライエツチング法に
よりパターニングする。
次いで、第１図（ｃ）に示すように、膜厚１０００人の
ＩＴＯ透明導電膜をスパッタ法により形成し、これをパ
ターニングしてピクセル電極１５を形成する。次に、第
１図（ｄ）に示すように、膜厚］−５００人のＳｉＮ膜
からなる第２保護絶縁膜１６をプラズマＣＶＤ法により
形成する。続いて、第１図（ｅ）に示すように、ピクセ
ル電極にコンタクトをとるためのピクセル電極用のスル
ーホール］７、ソース電極を形成するためのソースコン
タクト孔１８およびドレイン電極を形成するためのドレ
インコンタクト孔１９をウェットエツチング法により第
２保護絶縁膜１６および第１保護絶縁Ｍ］、４を続けて
エツチングする。
ＩＴＯ透明導電膜をスパッタ法により形成し、これをパ
ターニングしてピクセル電極１５を形成する。次に、第
１図（ｄ）に示すように、膜厚］−５００人のＳｉＮ膜
からなる第２保護絶縁膜１６をプラズマＣＶＤ法により
形成する。続いて、第１図（ｅ）に示すように、ピクセ
ル電極にコンタクトをとるためのピクセル電極用のスル
ーホール］７、ソース電極を形成するためのソースコン
タクト孔１８およびドレイン電極を形成するためのドレ
インコンタクト孔１９をウェットエツチング法により第
２保護絶縁膜１６および第１保護絶縁Ｍ］、４を続けて
エツチングする。
次に、第１図（ｆ）に示すように、ｎ型不純物が高濃度
にドープされな膜厚２００人のｎ＋ａＳｉ２０をプラズ
マＣＶＤ法により形成し、引き続き、これに重ねて膜厚
３０００人のＣｒ膜を金属膜２１としてスパッタ法によ
り形成する。次いで、第１図（ｇ＞に示すように、金属
膜２１およびｎ”ａ−３ｉ膜２０にトライエツチングを
施して、ソース電極２２、ドレイン電極２３およびソー
ス電極とスルーホール１７との間の配線、その他必要な
配線を形成する。
にドープされな膜厚２００人のｎ＋ａＳｉ２０をプラズ
マＣＶＤ法により形成し、引き続き、これに重ねて膜厚
３０００人のＣｒ膜を金属膜２１としてスパッタ法によ
り形成する。次いで、第１図（ｇ＞に示すように、金属
膜２１およびｎ”ａ−３ｉ膜２０にトライエツチングを
施して、ソース電極２２、ドレイン電極２３およびソー
ス電極とスルーホール１７との間の配線、その他必要な
配線を形成する。
本実施例において、第１保護絶縁膜１４は、ＴＰＴのバ
ックチャネルを保護する作用を有し、第２保護絶縁膜］
６は、ピクセル電極１５とトレイン電極２３とを絶縁分
離する作用を有する。
ックチャネルを保護する作用を有し、第２保護絶縁膜］
６は、ピクセル電極１５とトレイン電極２３とを絶縁分
離する作用を有する。
第３図に示した従来の製造方法と比較すると、第２保護
絶縁膜形成工程が一工程増加してはいるものの、フォト
レジスト工程およびエツチング工程の増加はもたらされ
ていない。しかし、本実施例によって液晶表示装置の点
欠陥不良を、従来の３０％から２％に激減させることが
できた。
絶縁膜形成工程が一工程増加してはいるものの、フォト
レジスト工程およびエツチング工程の増加はもたらされ
ていない。しかし、本実施例によって液晶表示装置の点
欠陥不良を、従来の３０％から２％に激減させることが
できた。
次に、第２図（ａ）〜（ｃ）を参照して、本発明の他の
実施例について説明する。この実施例では、ゲート電極
１】形成済の絶縁性基板１０上にゲート絶縁膜１２およ
びノンドープミー８ｉ膜１３を続けて被着した後、直ち
にノンドープａ−３ｉ 膜１３をパターニングするＣ第
２図（ａ）、１１゜先の実施例と同様にしてピクセル電
極１５を形成した後、スパッタ法によりＳｉＯを２５０
０人の厚さに堆積して保護絶縁膜１６ａを形成する［第
２図（ｂ）］。その後は、先の実施例と同様の工程を経
て、第２図（ｃ）のＴＦＴアレイが完成する。
実施例について説明する。この実施例では、ゲート電極
１】形成済の絶縁性基板１０上にゲート絶縁膜１２およ
びノンドープミー８ｉ膜１３を続けて被着した後、直ち
にノンドープａ−３ｉ 膜１３をパターニングするＣ第
２図（ａ）、１１゜先の実施例と同様にしてピクセル電
極１５を形成した後、スパッタ法によりＳｉＯを２５０
０人の厚さに堆積して保護絶縁膜１６ａを形成する［第
２図（ｂ）］。その後は、先の実施例と同様の工程を経
て、第２図（ｃ）のＴＦＴアレイが完成する。
この実施例は、先の実施例と比較して■絶縁膜の形成工
程が一工程少ない、■プラズマＣＶＤ設備の負担が軽減
する、■スルーホール、コンタクト孔のウェットエッチ
による形成が容易となる、などの特長を有する。
程が一工程少ない、■プラズマＣＶＤ設備の負担が軽減
する、■スルーホール、コンタクト孔のウェットエッチ
による形成が容易となる、などの特長を有する。
［発明の効果］
以上説明したように、本発明は、逆スタガード構造で電
極掘込み型のＴＰＴのアレイの製造方法において、電極
配線（ピクセル電極）形成後にＴＰＴのバックチャネル
に設けられる保護膜と電極配線上の絶縁膜とを形成する
ものであるので、本発明によれば、工程数を増加させる
ことなく、電極配線（ピクセル電極）と隣のトレイン電
極との平面的な短絡を防止でき、本発明を表示装置用の
ＴＦＴアレイに用いて点欠陥を激減させることができる
。
極掘込み型のＴＰＴのアレイの製造方法において、電極
配線（ピクセル電極）形成後にＴＰＴのバックチャネル
に設けられる保護膜と電極配線上の絶縁膜とを形成する
ものであるので、本発明によれば、工程数を増加させる
ことなく、電極配線（ピクセル電極）と隣のトレイン電
極との平面的な短絡を防止でき、本発明を表示装置用の
ＴＦＴアレイに用いて点欠陥を激減させることができる
。
第１図（ａ）〜（ｇ）、第２図（ａ）〜（ｃ）は、それ
ぞれ、本発明の実施例の工程順を示すＴＦＴアレイの断
面図、第３図（ａ）〜（ｆ＞は、従来例の工程順を示す
ＴＦＴアレイの断面図である。 １０・・・絶縁性基板、 １１・・・ゲート電極、１２
・・・ゲート絶縁膜、 １３・・・ノンドープミー８ｉ
膜、 １４・・・第１保護絶縁膜、 １４ａ・・・保護
絶縁膜、 １５・・・ピクセル電極、 １６・・・第２
保護絶縁膜、 １６ａ・・・保護絶縁膜、 １７・・・
スルーホール、 １８・・・ソースコンタクト孔、 １
９・・・ドレインコンタクト孔、 ２ｏ・・・ｎ＋ａ
−３ｉ膜、 ２１・・・金属膜、 ２２・・ソース電極
、２３・・・ドレイン電極。
ぞれ、本発明の実施例の工程順を示すＴＦＴアレイの断
面図、第３図（ａ）〜（ｆ＞は、従来例の工程順を示す
ＴＦＴアレイの断面図である。 １０・・・絶縁性基板、 １１・・・ゲート電極、１２
・・・ゲート絶縁膜、 １３・・・ノンドープミー８ｉ
膜、 １４・・・第１保護絶縁膜、 １４ａ・・・保護
絶縁膜、 １５・・・ピクセル電極、 １６・・・第２
保護絶縁膜、 １６ａ・・・保護絶縁膜、 １７・・・
スルーホール、 １８・・・ソースコンタクト孔、 １
９・・・ドレインコンタクト孔、 ２ｏ・・・ｎ＋ａ
−３ｉ膜、 ２１・・・金属膜、 ２２・・ソース電極
、２３・・・ドレイン電極。
Claims (1)
- 絶縁性基板上にゲート電極とゲートバスラインを形成す
る工程と、その上にゲート絶縁膜およびノンドープアモ
ルファスシリコン膜をこの順に形成する工程と、前記ノ
ンドープアモルファスシリコン膜を薄膜トランジスタ形
成個所に残すようにパターニングする工程と、ゲート絶
縁膜上に電極配線を形成する工程と、全面を被覆する保
護絶縁膜膜を形成する工程と、前記保護絶縁膜に選択的
にエッチングを施して前記電極配線上にスルーホールを
、前記ノンドープアモルファスシリコン膜上にソースコ
ンタクト孔およびドレインコンタクト孔を形成する工程
と、高濃度に不純物を含有したアモルファスシリコン膜
を形成しこれをパターニングしてソース電極、ドレイン
電極および必要な配線を形成する工程とを具備すること
を特徴とする薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242889A JP2550692B2 (ja) | 1989-02-11 | 1989-02-11 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242889A JP2550692B2 (ja) | 1989-02-11 | 1989-02-11 | 薄膜トランジスタアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211636A true JPH02211636A (ja) | 1990-08-22 |
| JP2550692B2 JP2550692B2 (ja) | 1996-11-06 |
Family
ID=12358685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242889A Expired - Lifetime JP2550692B2 (ja) | 1989-02-11 | 1989-02-11 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550692B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312426A (ja) * | 1994-05-18 | 1995-11-28 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151188A (ja) * | 1984-08-21 | 1986-03-13 | セイコーインスツルメンツ株式会社 | アクテイブ・マトリクス表示装置用基板 |
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS61193485A (ja) * | 1985-02-22 | 1986-08-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイの製造方法 |
| JPS639155A (ja) * | 1986-06-30 | 1988-01-14 | Canon Inc | 薄膜トランジスタを用いた半導体装置の製造方法 |
-
1989
- 1989-02-11 JP JP3242889A patent/JP2550692B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151188A (ja) * | 1984-08-21 | 1986-03-13 | セイコーインスツルメンツ株式会社 | アクテイブ・マトリクス表示装置用基板 |
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS61193485A (ja) * | 1985-02-22 | 1986-08-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイの製造方法 |
| JPS639155A (ja) * | 1986-06-30 | 1988-01-14 | Canon Inc | 薄膜トランジスタを用いた半導体装置の製造方法 |
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| JPH07312426A (ja) * | 1994-05-18 | 1995-11-28 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2550692B2 (ja) | 1996-11-06 |
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