JPH0221327A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置等の定数の演算回路に係り、特に
単独入力信号群に対し定数演算の障害検出能力をそなえ
た、高速に定数の加算、又は減算を必要とする所に好適
な奇偶ビット付きの定数加算、定数減算に関する。

〔従来の技術〕

従来の装置は、特開昭６１−１８７０３８号公報に記載
のように演算回路の最上偉、数ピッ１−について桁上げ
信号が０と１の場合について、夫々の加算器による加算
結果の奇偶ビットを、予め生成する奇偶ビット生成器か
ら生成された奇偶ビットを、下位ビットの演算器の桁上
げ信号の入力値により、選択するセレクタを設けること
で奇偶ビットを高速に生成する。一般的に演算回路の奇
偶ビット生成は演算結果を用いて奇偶ビットを生成して
いた。

〔発明が解決しようとする課題〕

従来技術の演算回路の奇偶ビット生成は、２人カデータ
系の信号群を加算器で演算し、その演算回路の出力をも
って奇偶ビットを生成するという方式であり、単独入力
データに定数を直接演算させ、その桁上げ信号、又は桁
下げ信号と単独入力データから奇偶ビットを生成させる
点について。

配慮がなされておらず、単独入力データ系の定数演算は
、従来技術によれば演算回路の片方に定数を設定して演
算し、その結果をもって奇偶ピントを生成する為、演算
回路か複雑になり演算時間。

奇偶ピッ１〜生成完了までの時間が長くなる問題があっ
た。本発明の目的は、演算回路をもちいて、単独入力デ
ータの単一定数演算と奇偶ビット生成の時間を短縮する
ことにある。

〔課題を解決するための手段〕

上記目的は、必要とする定数演算を特定化し、単独入力
データを用いて定数の変化分を単独入力データの変化分
に直接に反映させることで加算、又は減算を行わせ桁上
げ信号、又は桁上げ信号の発生を早め、奇偶ビット生成
は単独入力データの定数変化分を先取りした変化分ビッ
トと１桁上げ信号、又は桁下げ信号により予想奇偶ビッ
トを高速に生成し、この予想奇偶ビットから奇偶ビット
を生成することで達成される。

〔作用〕 演算回路を単一定数演算に特定し、さらに演算入力テー
タ系を単独入力にしたとにより、定数の加減算の変化分
を演算入力データに常に与えることができる。予めその
変化分を演算入力データをもって直接可変することで演
算が実行できる。演算が実行されることで桁上げ信号、
又は桁下げ信号が発生する。又、奇偶ピッ！〜生成は演
算の変化分が特定し常に同一定数の演算がなされるので
、奇偶ビット生成の為の変化ビットが単独入カデタより
予ｉ１＋！ｌできる。この子」りされる変化ビットと演
算後の桁上げ信号２桁下げ信号により予想奇偶ビットを
生成する。生成された予想奇偶ビットを使用し奇偶ビッ
トを生成する。

〔実施例〕

以下に本発明の一実施例である入カビソト信号数、９ビ
ツトの＋１加算回路を第１図により説明する。本実施例
の構成は、第１図からなり、演算回路１．予想奇偶ビッ
ト生成器２．奇偶ビット生成器３、の各機能に分かれて
いる。説明の都合上９ビツト加算のみ示したが９ビット
以上の加算、又は減算においても同様な考え方で行える
。

奇偶ビット生成については、入力データから演算後、予
想される変化分を予め予想した変化分の入力信号８８〜
８ｈを、夫々予想奇偶ビット生成器２８〜２ｃの入力信
号として振り分け、さらに予想奇偶ピント生成器２ａ、
２ｂには、演算器１からの桁上げ信号７ａ、７ｂを、夫
々振り分は入力信号とする。予想奇偶ビット生成器２ａ
〜２Ｃの夫々に振り分は入力された信号により、予想奇
偶ヒラＩ−が予想奇偶ビット生成器２８〜２Ｃにより生
成され、夫々の予想奇偶ビット出力として４ａ〜４Ｃに
出力される。出力された予想奇偶ビット４ａ〜４Ｃは奇
偶ビット生成器３の入力となり、奇偶ビット生成器３か
ら奇偶ビット５として出力される。

次に演算回路１の演算方法は、演算回路１の入力信号Ａ
、Ｂ、Ｃと桁上げ信号Ｃｉに演算入力信号が、夫々入力
される。入力された信号Ａ、Ｂ。

Ｃ，Ｃｉにより本実施例である＋１加算動作が実行され
、加算結果がＦに、桁上げ信号がＣｏにそれぞれ出力さ
れる。演算結果Ｆは夫々の演算器１の出力６ａ〜６Ｃに
１桁上げ信号Ｃｏは、夫々７ａ。

７ｂとして出力される。尚、最下位ビットの桁上げ信号
式カフｃはＯ′に固定され演算される。

本実施例によれば、奇偶ビット生成が従来の演算回路を
利用するよりも高速に実行される効果がある。

〔発明の効果〕

本発明によれば、単独入力データに特定し単一の定数を
直接演算させるため、演算出力が予測でき、従って入力
データより奇偶ビット生成にかかる変化分も予Δ１１で
きる。この予測できる奇偶ピッ１〜は、入力データから
直接作ることができるので奇偶ピノｊ・生成は演算回路
と並行して高速生成できる。

情報処理装置等、限られた時間内に奇偶ビット付きの定
数演算を必要とする演算回路１例えば＋１．−１カウン
ター、アドレスカウンター等に奇偶ビット生成の時間的
余裕を与え、異常検出の機会を与え障害検出能力を高め
る効果がある。

【図面の簡単な説明】

第１図は本発明による演算回路の一実施例の構成図であ
る。 １・・演算回路、 ２・・・予想奇偶ビット生成器、 ３・・・奇偶ビット生成器。 ４８〜４ｃ・・・予想奇偶ビット生成器出力、訃・・奇
偶ピント生成器出力、 ６８〜６ｃ・・・演算回路出力、７ａ〜７Ｃ・・・桁上
げ信号。 ８８〜８ｈ・・・予想変化分入力信号、Ａ、−Ａ、・・
・入力信号、　　　Ｐ・・・奇偶ピント、Ｓａ”Ｓｃ・
・・２寅算器出力。 亮ｌ＠１ ２−−−＋セイ％【ゴー、ト社ヒ１ら（ヨａ！−−一考
偶ビ、ト生暉

Claims (1)

【特許請求の範囲】
1. １、単独入力信号群と単独入力信号群から単一の定数を
   直接加算、又は減算する演算回路、及び演算結果の奇偶
   ビットを生成する回路において、単独入力信号群の信号
   と演算途中に演算回路から発生する桁上げ信号、又は桁
   下げ信号を用いて、予想奇偶ビット生成回路により、予
   め予想される奇偶ビットを生成し、これをもって奇偶ビ
   ットを生成する回路からなることを特徴とする演算回路
   。