JPH02214221A - ＧａＡｓ集積回路とその製造方法 - Google Patents
ＧａＡｓ集積回路とその製造方法Info
- Publication number
- JPH02214221A JPH02214221A JP1033954A JP3395489A JPH02214221A JP H02214221 A JPH02214221 A JP H02214221A JP 1033954 A JP1033954 A JP 1033954A JP 3395489 A JP3395489 A JP 3395489A JP H02214221 A JPH02214221 A JP H02214221A
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- Japan
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- fet
- integrated circuit
- basic unit
- circuit
- cells
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はクリップ、フロッグを主体としたンーヌ、カッ
プルド、ＦＥＴ、ロジックで構成されるセミカスタムＧ
ａ Ａ ｔｉ集積回路とその製造方法に関する。
プルド、ＦＥＴ、ロジックで構成されるセミカスタムＧ
ａ Ａ ｔｉ集積回路とその製造方法に関する。
従来の技術
ＧａＡｓＭＥＳＦＥＴ （） 夕１．セミコンダクター
（ショットキー接合ゲート型）電界効果トランジヌタ〕
を用いた集積回路は、Ｇ ａ Ａ ｓの高い移動度のた
めにシリコンを材料とした集積回路では実現できない高
速の信号処理が可能であるため各方面で開発が進められ
ている。特に、近年の電子機器の多様化、多機能化に対
応して、セミカスタム集積回路が盛んに用いられるよう
になり、Ｇ ａ Ａ ｓ集積回路でもゲートアレイの開
発が盛んである。これらＧ ａ Ａ ｓゲートアレイに
は内部論理回路として、ＤＣＦＬ （ダイレクト、カッ
プルド、ＦＥＴ、ロジック）、ＢＦＬ（バッフアート、
ＦＥＴ、ロジック）などの回路形式が主に用いられてい
る。第３図にｅＦＥＴ、 １ダイオードからなる、ＢＦ
Ｌゲートアレイの基本セルの一例を示す。この構成の基
本セ／Ｌ’１個で、第４図に示すようにインバータ、３
人力ＮＯＲ，２人力ＮＡＮＤ、 ０Ｒ−ＮＡＮＤすどの
論理機能を実現できる。しかしこのＢＦＬゲートアレイ
でＤタイプ、フリップ、フロップ（ＤＦＦ）を構成しよ
うとすると、最低６個の基本セルが必要となる。このよ
うにＢＦＬ、ＤＣＦＬなどの回路形式から成る従来のＧ
ａ Ａ ｓゲートアレイで、フリップ、フロップを構成
すると回路規模が大きくなり、十分な高速性を発揮でき
ないという欠点があった。
（ショットキー接合ゲート型）電界効果トランジヌタ〕
を用いた集積回路は、Ｇ ａ Ａ ｓの高い移動度のた
めにシリコンを材料とした集積回路では実現できない高
速の信号処理が可能であるため各方面で開発が進められ
ている。特に、近年の電子機器の多様化、多機能化に対
応して、セミカスタム集積回路が盛んに用いられるよう
になり、Ｇ ａ Ａ ｓ集積回路でもゲートアレイの開
発が盛んである。これらＧ ａ Ａ ｓゲートアレイに
は内部論理回路として、ＤＣＦＬ （ダイレクト、カッ
プルド、ＦＥＴ、ロジック）、ＢＦＬ（バッフアート、
ＦＥＴ、ロジック）などの回路形式が主に用いられてい
る。第３図にｅＦＥＴ、 １ダイオードからなる、ＢＦ
Ｌゲートアレイの基本セルの一例を示す。この構成の基
本セ／Ｌ’１個で、第４図に示すようにインバータ、３
人力ＮＯＲ，２人力ＮＡＮＤ、 ０Ｒ−ＮＡＮＤすどの
論理機能を実現できる。しかしこのＢＦＬゲートアレイ
でＤタイプ、フリップ、フロップ（ＤＦＦ）を構成しよ
うとすると、最低６個の基本セルが必要となる。このよ
うにＢＦＬ、ＤＣＦＬなどの回路形式から成る従来のＧ
ａ Ａ ｓゲートアレイで、フリップ、フロップを構成
すると回路規模が大きくなり、十分な高速性を発揮でき
ないという欠点があった。
一方、第５図はソース、カップルド、ＦＥＴ。
ロジック（ＳＣＦＬ）と呼ばれるＧ ａ Ａ ｓ集積回
路の一回路形式による３人力ＮＯＲ回路である。
路の一回路形式による３人力ＮＯＲ回路である。
Ｓ ＣＦＬは、負荷駆動能力に優れ、ＦＥＴ特性の変動
にも強いため、ＧａＡｓ集積回路の有力な回路形式であ
るが、第５図に示すような基本セルでゲートアレイを構
成すると素子数が多く、チップサイズが大きくなるため
、ゲートアレイには不適である。また、集積度が大きく
なると、最適な参照電圧（ｖｒｅｆ）がＩＣ内でバラつ
くため、動作速度の低下を招く結果となる。
にも強いため、ＧａＡｓ集積回路の有力な回路形式であ
るが、第５図に示すような基本セルでゲートアレイを構
成すると素子数が多く、チップサイズが大きくなるため
、ゲートアレイには不適である。また、集積度が大きく
なると、最適な参照電圧（ｖｒｅｆ）がＩＣ内でバラつ
くため、動作速度の低下を招く結果となる。
発明が解決しようとする課題
以上述べたように従来のＢＦＬやＤＣＦＬを用いたＧａ
Ａｓゲートアレイでは、特にフリップ、フロップを主体
とする集積回路を構成した場合、十分に高速、高機能な
ＩＣを得ることが難しかった。
Ａｓゲートアレイでは、特にフリップ、フロップを主体
とする集積回路を構成した場合、十分に高速、高機能な
ＩＣを得ることが難しかった。
また、５ＣＦＬでゲートアレイを構成することはチップ
サイズが大きくなシ適当でない。本発明は、このよりな
ＧａＡｓゲートアレイの問題点に鑑み、高速、高機能の
ＧａＡｓセミカスタム集積回路を提供しようとするもの
である。
サイズが大きくなシ適当でない。本発明は、このよりな
ＧａＡｓゲートアレイの問題点に鑑み、高速、高機能の
ＧａＡｓセミカスタム集積回路を提供しようとするもの
である。
課題を解決するだめの手段
本発明は、上記課題を解決するため、複数の差動ＦＥＴ
対とソース．フォロワ回路を含み、ソース、カップルド
、ＦＥＴ、ロジックで構成されるマクロ七ルを基本単位
とし、配線パターンの変更のみにより異なる機能を有す
る集積回路を形成できるように、基本単位のマクロ七ル
を複数個配置しｆｔ−ＧａＡｓセミカスタム集積回路で
ある。
対とソース．フォロワ回路を含み、ソース、カップルド
、ＦＥＴ、ロジックで構成されるマクロ七ルを基本単位
とし、配線パターンの変更のみにより異なる機能を有す
る集積回路を形成できるように、基本単位のマクロ七ル
を複数個配置しｆｔ−ＧａＡｓセミカスタム集積回路で
ある。
作 用
本発明は上記した構成により、ＩＣ内の信号はすべて正
逆両相の信号として伝搬するため、論理振幅を小さくす
ることができ、またＦＥＴの閾値の変動に強く、高速で
高歩留りのＧ ａ Ａ ｓセミカスタムＩＣを実現する
ことができる。また、差動ＦＥＴ対を縦積みに構成する
ことにょシ、ひとつのゲートを等測的に多機能ゲートと
して使用すれば、特にフリップフロップを主体とする集
積回路では小さなチップサイズで高機能なＩＣを実現す
ることができる。
逆両相の信号として伝搬するため、論理振幅を小さくす
ることができ、またＦＥＴの閾値の変動に強く、高速で
高歩留りのＧ ａ Ａ ｓセミカスタムＩＣを実現する
ことができる。また、差動ＦＥＴ対を縦積みに構成する
ことにょシ、ひとつのゲートを等測的に多機能ゲートと
して使用すれば、特にフリップフロップを主体とする集
積回路では小さなチップサイズで高機能なＩＣを実現す
ることができる。
実施例
第１図に本発明の一実施例の５ＣＦＬマクロセ〜を示す
。この基本セルは６個の差動ＦＥＴ対Ｔ１〜Ｔ６と負荷
抵抗（Ｒ１，Ｒ２）、定電流源（ｃｌ。
。この基本セルは６個の差動ＦＥＴ対Ｔ１〜Ｔ６と負荷
抵抗（Ｒ１，Ｒ２）、定電流源（ｃｌ。
Ｃ２，Ｃ３）、ソース、フォロワから成っている。この
基本セ／Ｌ／１個から第４図に示すような種々の複合ゲ
ート回路を合成することができる。しかし特に本発明の
効果が大きいのはフリップ、フロップを主体とした回路
の場合である。Ｄタイプ、マスター、スレイプ型フリッ
プ、フロップ回路が２基本セルで構成できることは第６
図に示すとおりである。また第７図はふたつの入力信号
Ａ、Ｃのどちらか一方を信号Ｂに応じて選択し、その選
択された入力信号をＤ入力とするようなりタイプ、フリ
ップ、フロップ回路の構成例である。このような機能は
第２図ａのブロック図で示されるが、Ｂ ＦＩＪｐＤＣ
ＦＬのゲートアレイで構成しようとすれば８〜１１個の
基本セルが必要であるが、第７図に示す本実施例では２
つの基本セルで構成することが可能である。さらに第２
図ｂ−ｈに示すようなフリップ、フロップを主体とした
多機能の論理がいずれも２つの基本セルで実現できる。
基本セ／Ｌ／１個から第４図に示すような種々の複合ゲ
ート回路を合成することができる。しかし特に本発明の
効果が大きいのはフリップ、フロップを主体とした回路
の場合である。Ｄタイプ、マスター、スレイプ型フリッ
プ、フロップ回路が２基本セルで構成できることは第６
図に示すとおりである。また第７図はふたつの入力信号
Ａ、Ｃのどちらか一方を信号Ｂに応じて選択し、その選
択された入力信号をＤ入力とするようなりタイプ、フリ
ップ、フロップ回路の構成例である。このような機能は
第２図ａのブロック図で示されるが、Ｂ ＦＩＪｐＤＣ
ＦＬのゲートアレイで構成しようとすれば８〜１１個の
基本セルが必要であるが、第７図に示す本実施例では２
つの基本セルで構成することが可能である。さらに第２
図ｂ−ｈに示すようなフリップ、フロップを主体とした
多機能の論理がいずれも２つの基本セルで実現できる。
従ってフリップ、フロップを主体としたＩＣを小さなチ
ップサイズで作成することができる。本発明の基本セル
は差動ＦＥＴ対で構成されるため、信号はすべて正逆両
相の信号で伝搬する。従って第６図のような５ＣＦＬ、
ＮＯＲ回路でゲートアレイを構成する場合に比べて参照
電圧（ｖｒｅｆ）を発生させる必要はな（ＦＥＴ特性の
変動に強く、高歩留りのセミカスタムＩＣを実現するこ
とができる。
ップサイズで作成することができる。本発明の基本セル
は差動ＦＥＴ対で構成されるため、信号はすべて正逆両
相の信号で伝搬する。従って第６図のような５ＣＦＬ、
ＮＯＲ回路でゲートアレイを構成する場合に比べて参照
電圧（ｖｒｅｆ）を発生させる必要はな（ＦＥＴ特性の
変動に強く、高歩留りのセミカスタムＩＣを実現するこ
とができる。
また論理振幅を小さく設計することができるため高速動
作を実現できる。第１図に示すような基本上ｐを形成す
るにはＦＥＴ及び抵抗、ダイオードを形成する工程まで
を完成させればよい。以降の配線工程のマスクのみを変
更することで異なる機能をもったＩＣを容易に製造する
ことができる。
作を実現できる。第１図に示すような基本上ｐを形成す
るにはＦＥＴ及び抵抗、ダイオードを形成する工程まで
を完成させればよい。以降の配線工程のマスクのみを変
更することで異なる機能をもったＩＣを容易に製造する
ことができる。
配線工程の変更は安価にしかも短期間で実現できるから
、本発明によれば、高性能のＧａＡｓ集積回路を低価格
に短納期で製造することが可能である。
、本発明によれば、高性能のＧａＡｓ集積回路を低価格
に短納期で製造することが可能である。
発明の効果
以上述べてきたように、本発明によればフリップ、フロ
ップを主体とするＧ ａ Ａ ｓ集積回路を小さなチッ
プサイズで作製でき、多機能なＩＣを安価に短期間で製
造することができ、実用的効果はきわめて大きい。
ップを主体とするＧ ａ Ａ ｓ集積回路を小さなチッ
プサイズで作製でき、多機能なＩＣを安価に短期間で製
造することができ、実用的効果はきわめて大きい。
第１図は本発明の一実施例を示す５ＣＦＬマクロセルの
回路図、第２図は第１図の実施例のセル２個で構成する
ことができる回路の一部を示す回路、第３図はＢＦＬゲ
ートアレイの基本セルの一例を示す回路図、第４図は第
３図の基本セルから構成できるゲート回路を示す回路図
、第６図は５ＣＦＬで構成した３人力ＮＯＲ回路、第６
図は第１図に示すマクロセ／Ｌ／２個で構成したフリッ
プ。 フロップを示す回路図、第７図は第１図に示すマクロセ
ル２個で構成した多機能クリップを示す回路図である。 Ｒ１，Ｒ２・・・・・負荷抵抗、Ｃ１，Ｃ２，Ｃ３・・
・・・・定電流源。 代理人の氏名弁理士粟野 重 孝ほか１名第２図 （Ｑ） （Ｃ） （ｂジ （ｆノ ヒｅｓｅｌ： 第 図 ｓｓ 第 図 （（２ン とＣ〕 （ｂ） 功 第 図 嬉 図 しｂ 胃
回路図、第２図は第１図の実施例のセル２個で構成する
ことができる回路の一部を示す回路、第３図はＢＦＬゲ
ートアレイの基本セルの一例を示す回路図、第４図は第
３図の基本セルから構成できるゲート回路を示す回路図
、第６図は５ＣＦＬで構成した３人力ＮＯＲ回路、第６
図は第１図に示すマクロセ／Ｌ／２個で構成したフリッ
プ。 フロップを示す回路図、第７図は第１図に示すマクロセ
ル２個で構成した多機能クリップを示す回路図である。 Ｒ１，Ｒ２・・・・・負荷抵抗、Ｃ１，Ｃ２，Ｃ３・・
・・・・定電流源。 代理人の氏名弁理士粟野 重 孝ほか１名第２図 （Ｑ） （Ｃ） （ｂジ （ｆノ ヒｅｓｅｌ： 第 図 ｓｓ 第 図 （（２ン とＣ〕 （ｂ） 功 第 図 嬉 図 しｂ 胃
Claims (2)
- （１）２組以上の差動ＦＥＴ対とソース．フォロワ回路
を含み、ソース．カップルド．ＦＥＴ．ロジックで構成
されるセルを基本単位とし、配線パターンの変更のみに
より異なる機能を有する集積回路を形成できるように、
前記基本単位のセルを複数個配置したことを特徴とする
ＧａＡｓ集積回路。 - （２）２組以上の差動ＦＥＴ対とソース．フォロワ回路
を含むセルの構成要素となるＦＥＴ、抵抗、ダイオード
を作製する工程と、前記セル内の構成要素を互いに接続
し、かつ複数のセル間を接続する配線工程を有し、前記
配線工程の配線パターンの変更のみにより異なる機能を
有する集積回路を製造することができることを特徴とす
るＧａＡｓ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033954A JPH02214221A (ja) | 1989-02-14 | 1989-02-14 | ＧａＡｓ集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033954A JPH02214221A (ja) | 1989-02-14 | 1989-02-14 | ＧａＡｓ集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214221A true JPH02214221A (ja) | 1990-08-27 |
Family
ID=12400888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033954A Pending JPH02214221A (ja) | 1989-02-14 | 1989-02-14 | ＧａＡｓ集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124998A (ja) * | 2009-12-11 | 2011-06-23 | Samsung Electronics Co Ltd | フリップフロップ回路 |
-
1989
- 1989-02-14 JP JP1033954A patent/JPH02214221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124998A (ja) * | 2009-12-11 | 2011-06-23 | Samsung Electronics Co Ltd | フリップフロップ回路 |
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