JPH02214322A - 最小２乗平均アルゴリズムを実施するためのパイプライン式プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、−数的にはデータプロセッサに関し、より特
定的には適応フィルタ型データプロセッサに関する。

［従来の技術］ 一般に、伝達関数はリニアな、時間不変システム、ある
いは時間変化、適応型システムを表わす。

リニアな時間不変システムに関しては、所定のインパル
ス関数が励起およびインパルス応答結果のために用いら
れる。何らかの池の入力波形が与えられた場合、インパ
ルス応答を入力波形とコンボルブすることにより該イン
パルス応答を出力を決定するために利用することができ
る。これに対して、適応型システムにおいては、インパ
ルス関数は各データサンプル点においであるいはデータ
サンプルの各組において変化している。従って、適応型
システムは時間変化しておりあるいはノンリニアである
。デジタルフィルタがフィルタの所望の関数に応じて適
応プロセスにより特定の伝達関数に向けられている。デ
ジタルフィルタの１つの応用は所定の伝達関数により１
組のデータをろ波する場合における最小２乗平均誤差を
得ることである。この関数は最小２乗平均（Ｌ　Ｍ　Ｓ
　：　Ｉｅａｓｔ−ｍｅａｎ−ｓｑｕａｒｅ　）アルゴ
リズムとして知られている。

この場合のエラーは何らかの所望の目標とフィルタか実
際に出力しているものとの間の誤差を表わしかつフィル
タの誤調整の測定値となる。ＬＭＳアルゴリズムは、（
１）部分的に先のエラーに基づくフィルタの係数の更新
である適応計算、（２）所定の係数値およびデータ値の
積の累積であるコンボリューション計算、（３）そして
エラー計算を含む、エラー計算はコンボリューション計
算の出力値を所定の所望値から減算することである。

商業的に入手可能な適応フィルタ型プロセッサは富士退
社のＭＢ８７ＸＸＡＦＰが例にあげられ、これはＬＭＳ
適応ＦＩＲフィルタアルゴリズムをサポートすることが
可能である。知られたＬＭＳアルゴリズムシステムにお
いては、コンボリューション計算が最初に行なわれそこ
からエラーが決定される０次に前記エラーが利用される
、更新計算がなされる。非常に高度な多重タップのフィ
ルタに対しては、このことはすべてのタップに対するコ
ンボリューション計算が最初に計算されなければならず
、そして次にすべてのタップに対するエラーおよび更新
計算がなされなければならない。

［発明が解決しようとする課題〕 この知られたＬＭＳアルゴリズムの設備に対する不都合
は多重タップフィルタを実施するために非常に多くのプ
ロセッサのクロックサイクルが必要となり、係数、デー
タおよびエラー値を格納するために多重メモリ構造を使
用する必要があり、そしてパイプライン式多重かつ分離
されたフィルタにおける効率の悪さを含む、典型的には
、パイプライン様式で多重フィルタ機能を実施する従来
のシステムはカスケード構造で動作する個々の集積回路
製品を使用した。

従って、本発明の目的は、最小平均２乗（ＬＭＳ）アル
ゴリズムを実施するための改良されたパイプライン式プ
ロセッサを提供することにある。

本発明の他の目的は、適応型フィルタを実施するための
改良されたデジタルフィルタ構造を提供することにある
。

本発明のさらに他の目的は、最小平均２乗（ＬＭＳ）ア
ルゴリズムを実施するための改良された方法を提供する
ことにある。

し課題を解決するための手段および作用］本発明におけ
るこれらおよび他の目的を実施するにあたり、１つの形
式として、Ｎを整数とした場合に、Ｎタップのフィルタ
における最小２乗平均（ＬＭＳ）アルゴリズムを実施す
るための方法およびパイプライン式プロセッサが提供さ
れる。

一連のデータ値および係数値のコンボリューションがＮ
のタップに対して計算される。実質的に同時に、フィル
タの各タップに対する係数値を更新することによりプロ
セッサは一連の係数値の適応計算を連成する。パイプラ
イン式プロセッサの更新部は所定の時間期間の開所定数
の更新計算を行なう、コンボリューション部が更新部に
結合され同じ時間期間の開所定数のコンボリューション
積を連成する。記憶部が更新部およびコンボリューショ
ン部に結合され最小平均２乗アルゴリズムを実施するた
めに更新部およびコンボリューション部の双方によって
要求されるデータ値および係数値を選択的に提供する。

これらおよび他の目的、特徴および利点は添付の図面と
組合わせて以下の詳細な説明からより明瞭に理解できる
であろう。

［実施例］ 一般的に、ＬＭＳアルゴリズムは２つの相互依存する方
程式によって構成される。２つの方程式の内の１つは典
型的には更新（ｕｐｄａｔｅ）方程式と称されかつ他方
の方程式はコンボリューション方程式として言及される
。更新方程式はデジタルフィルタの適応部分であり伝統
的なニュートンーラルフソン反復アルゴリズムと同様の
様式でフィルタ係数を修正する。コンボリューション方
程式は伝統的なＦＩＲフィルタ方程式である。双方の方
程式は各データサンプル期間°にフィルタの各タップに
おいて連成される。

第１図にはＬＭＳアルゴリズムによって要求されるコン
ボリューションを実施するための時間不変フィルタ構造
１０が示されている。このコンボリューションは次の方
程式で表わされる。

Ｎ＝１ Ｙ（ｋ）＝ΣＸ　　（ｊ、ｋ）＊Ｗ（Ｊ、　　ｋ）Ｊ＝
０ に＝ｏ、　　１．　２．−００　　　　　　　　　　　
（１）上述の式において、ｊはタップ番号値を表わし、
ｋは時間そしてＮはフィルタにおけるタップ数を表わす
、フィルタ構造１０の入力端子はタップ０および時間ｋ
におけるデータ値Ｘを表わすＸ（０゜ｋ）と称されるデ
ータ入力を受ける。データ入力値は乗算器１１の第１の
端子に接続されかつＺ領域におけるｚ−１で表わされる
遅延機能を有する遅延回路１２の入力に接続されている
。Ｗ（０）で表わされる係数値が乗算器１１の第２の入
力に接続されている。遅延回路１２の出力はタップ１お
よび時間ｋにおけるデータ値Ｘを表わすデータ人力Ｘ（
１，ｋ）を与える。遅延図８？１１２の出力は乗算器１
３の第１の入力および遅延回路１４の入力に接続されて
いる。Ｗ（１）で表わされる係数値が乗算器１３の第２
の入力に接続されている。

遅延回路１４の出力はタッグ２および時間ｋにおけるデ
ータｆｉｉＸを表わすデータ入力Ｘ（２，ｋ＞を与える
。遅延図ｆ＃１１４の出力は乗算器１５の第１の入力に
接続されている０乗算器１５の第２の入力はＷ（２）で
表わされる係数値を受ける。乗算器１５の出力は加算器
回路１６の第１の入力に接続されている。加算器回路１
６の第２の入力は２進ゼロ値を受ける。加算器回路１６
の出力は加算器回路１７の第１の入力に接続されている
９乗算器１３の出力は加算器回路１７の第２の入力に接
続されている。加算器回路１７の出力は加算器回路１８
の第１の入力に接続されている０乗算器１１の出力は加
算器回路１８の第２の入力に接続されている。加算器回
路１８の出力は方程式（１）で規定されるコンボリュー
ション出力信号Ｙ（ｋ）を与える。

動作においては、加算器回路１６．１７および１８は所
定の係数値およびタップデータ値の積を表わす個々の積
を受ける。加算器回路１６．１７および１８はこれらの
積を加算して方程式ｌで規定される時間ｋにおける累積
された出力信号Ｙ（ｋ）を提供するｌ初は、タップ２に
おけるデータ入力はＷ（２）で乗算されかつゼロと加算
される０次に同じ時間インターバルｋにおいて、最初の
積がＷ（１）により乗算されたタップ１におけるデータ
入力の積と加算される。加算器回路１７の加算結果はＷ
（０）により乗算されたタップゼロにおける出力データ
から得られる積と加算されＹ　（ｋ）を与える。係数値
Ｗ（０）、Ｗ（１）およびＷ（２）は固定された、変化
しない係数でありこれがインパルス応答が時間的に不変
であるという理由である。

第２図には知られたフィルタ構造２０が示されており、
この構造は方程式１で表わ、されるように、適応計算お
よびコンボリューション演算の双方が行なわれる適応型
または時間変化型フィルタの単一フィルタタップを表わ
す、言替えれば、第１図の係数値Ｗ（０）、Ｗ（１）お
よびＷ（２）が各時間期間に形成され時間的に変化する
。このＬ　ＭＳアルゴリズムに対する適応計算は次のよ
うに表わされる。

Ｗ（Ｊ、　ｋ）＝ｗ（、Ｊ、　ｋ−１）十βｍｅ（ｋ−
１）１１Ｘ（ｊ、に−１）　　　・・−（２）上式にお
いて、ｊ＝０．・・・、Ｎ−１であり、かつに＝ｏ、１
，２．・・・、■。

遅延回路２１はデータ入力Ｘ（１，ｋ）を受けるための
入力を有する。遅延回路２１の出力はデ−少入力Ｘ（２
，ｋ）を提供しかつ乗算器２２の第１の入力および乗算
器２５の第１の入力の双方に接続されている０乗算器２
２の第２の入力はエラー信号βｅ　（ｋ）に接続されて
いる。βの項はフィルタの用途に応じて選択される所定
の定数値である０乗算器２２の出力は加算器２３の第１
の入力に接続されている。加算器２３の出力は遅延回路
２４の入力に接続されている。遅延回路２４の出力は加
算器回路２３の第２の入力および乗算器２５の第２の入
力の双方に接続されている。遅延回路２４は更新された
係数値Ｗ（２，ｋ）を提供する０乗算器２５の出力は加
算揺回１１１ｇ２６の第１の入力に接続されている。加
算器回路２６の第２の入力は２進上口入力を受ける。加
算揺回１２６の出力は式１のコンボリューションアルゴ
リズムにおける信号Ｙ（ｋ）の第１の累積を与える。

動作においては、データ人力Ｘ（１，ｋ）がタップ位置
１から遅延回路２１によって受信される。

遅延回路２１はデータ人力Ｘ（２，ｋ）を提供しこれは
乗算器２２および乗算器２５の双方に結合される０乗算
器２５は同時に係数値Ｗ（２，ｋ）を受けかつ方程式１
に従って乗算器２５の出力に初期コンボリューション積
を提供する。同時に、係数値Ｗ（２，ｋ）が［Ｘ　（２
，ｋ）＊βｅ　（Ｋ）］の積と加算され乗算回路２５に
よる引き続く使用のために更新された係数値Ｗ（２，に
＋１）が提供される。このようにして、タップ位置２に
対する係数値が遅延回路２１およびエラー環βｅ（ｋ＞
により提供されるタップ値の関数として常に変更される
。フィルタ構造２０のような構造が各タップに対し必要
とされるから、マルチタップのフィルタに対し要求され
る回路の量は非常に大きい。

第３図には第２図の構造２０の変形であるフィルタ構造
３０が示されている。構造３０においては、データ人力
Ｘ（１，ｋ）が遅延回路３１の入力に接続されている。

遅延回路３１の出力はデータ人力Ｘ（２，ｋ）を提供し
これは遅延回路３３の入力および乗算器３７の第１の入
力の双方に結合されている。遅延回路３３の出力は遅延
されたデータ人力Ｘ（２，に−１＞を提供しかつ乗算器
３４の第１の入力に接続されている１乗算器３４の第２
の入力はエラー環βｅ（ｋ−１）を受ける。

乗算器３４の出力は加算器回路３５の第１の入力に接続
されている。加算器回路３５の出力は係数値Ｗ（２，ｋ
）を提供しかつ遅延回路３６の入力および乗算器３７の
第２の入力の双方に接続されている。遅延回路３６の出
力は係数値Ｗ（２，に１）を提供しかつ加算器回路３５
の第２の入力に接続されている。乗算器３７の出力は加
算器回路３８の第１の入力に接続されている。加算器回
路３８の第２の入力は論理ゼロの値に接続されている。

加算器回路３８の出力は方程式（１）のコンボリューシ
ョンアルゴリズムを実施するうえで信号Ｙ（ｋ）の第１
の累積を提供する。

動作においては、フィルタ構造３０は第２図の遅延回路
２４の位置を再配置することによりフィルタ構造２０と
かなり構造的に異なっているが機能的には等価である。

第２図の遅延回路２４の機能を加算器２３の前に位置づ
けることによって、同じ機能を連成することができる。

従って、第３図においては、第２図の遅延回路２４によ
って実施された遅延機能は遅延回路３３および３６そし
てエラー環βｅ（ｋ−１）を乗算器３４に結合すること
により連成される。フィルタ構造２０のように、フィル
タ構造３０は方程式１の適応規則および方程式２のコン
ボリューションアルゴリズムの双方を行なうことによっ
てＬＭＳアルゴリズムを実施する。

第４図にはフィルタ構造３０の延長でありがっＬＭＳア
ルゴリズムを実施するための３タツプフイルタであるフ
ィルタ構造４０が示されている。

本発明は、任意の数のフィルタタップを実施するために
も利用できかつ第４図における３タツ１の実施例は限定
ではなく説明のためだけにすぎない。

データ人力Ｘ（０，ｋ）が遅延回路４２の入力および乗
算器４４の第１の入力に結合されている。

遅延回路４２の出力は遅延された入力データＸ（１，ｋ
）を提供しかつ乗算器４６の第１の入力に接続されてい
る０乗算器４６の第２の入力は工ラー項βｅ（ｋ−１＞
に接続されている０乗算器４６の出力は加算器回路４８
の第１の入力に接続されている。加算器回路４８の出力
は更新された係数値Ｗ（０，ｋ）を提供しかつ乗算器４
４の第２の入力および遅延回路５０の入力の双方に接続
されている。遅延回路５０の出力は加算器回路４８の第
２の入力に接続されている。遅延回路４２の出力はまた
乗算器５２の第１の入力および遅延回路５４の入力の双
方に＃続されている。遅延回路５４の出力は遅延された
データ人力Ｘ（２，ｋ＞を提供しかつ乗算器５６の第１
の入力に接続されている０乗算器５６の第２の入力はエ
ラー環βｅ（ｋ−１）に接続されている０乗算器５６の
出力は加算器回路５８の第１の入力に接続されている。

加算器回Ｆ＃１５８の出力は更新された係数値Ｗ（１゜
ｋ）を提供しかつ乗算器５２の第２の入力および遅延回
路６０の入力の双方に接続されている。遅延回路６０の
出力は加算器回路５８の第２の入力に接続されている。

遅延回路５４の出力はまた乗算器６４の第１の入力およ
び遅延回路６２の入力の双方に接続されている。遅延回
路６２の出力は遅延されたデータ人力Ｘ（３，ｋ）を提
供しかつ乗算器６６の第１の入力に接続されている０乗
算器６６の第２の入力はエラー環βｅ（ｋ−１）に接続
されている０乗算器６６の出力は加算器回路６８の第１
の入力に接続されている。加算器回路６８の出力は更新
された係数値Ｗ（２，Ｋ）を提供しかつ乗算器６４の第
２の入力および遅延回路７０の入力の双方に接続されて
いる。遅延回路７０の出力は加算器回路６８の第２の入
力に接続されている１乗算器６４の出力は加算器回路７
２の第１の入力に接続されている。加算器回＃１７２の
第２の入力は２進ゼロの値に接続されている。加算器回
＃Ｉ７２の出力は加算器回路７４の第１の入力に接続さ
れている０乗算器５２の出力は加算器回路７４の第２の
入力に接続されている。加算器回路７４の出力は加算器
回路７６の第１の入力に接続されている０乗算器４４の
出力は加算器回路７６の第２の入力に接続されている。

加算器回路７６の出力はＬＭＳアルゴリズムのコンボリ
ューション出力信号Ｙ（ｋ）を提供する。

動作においては、時間変化ＬＭＳフィルタ槽遣４０にお
ける各タップ計算は更新計算（方程式２）およびコンボ
リューション計算（方程式１）を必要とする。これらの
２つの計算を連成するために各々の新しいデータサング
ルに対しフィルタタッグごとに２つの乗算／加算操作が
必要とされる。

フィルタ構造４０は乗算および加算の操作のみならず更
新およびコンポリ−シュン計算のパイプライン化をも可
能とする。各加算器および各乗算器はそのそれぞれの計
算を形成するため完全な半サイクルを持つ事を許容され
るであろう、タッフ′データ人力Ｘおよび係数値Ｗが示
すように、各タップ位置におけるすべての操作はサイク
ルにのような単一時間サイクルの間に実質的に同時に起
っている０例えば、タップ位置３においては、乗算器６
４および６６が時間サイクルにの最初の半分の間に機能
している９時間サイクルにの第２の半分の間に、加算器
６８および７２が機能している。

同様に、タップ位２２の乗算器５２および５６とタップ
位置１の乗算器４４および４６もまた時間サイクルにの
最初の半分の間に機能している。タップ位置２の加算器
５８および７４とタップ位置１の加算器４８および７６
もまた時間サイクルにの第２の半分の間に機能している
。

時間サイクルにの最初の半分の間、乗算器６４は方程式
１のコンボリューションアルゴリズムの稜部分を実施す
るためＷ（２，ｋ）およびＸ（２゜ｋ）を乗算している
。同時に、乗算器６６はＸ（３，ｋ＞およびβｅ（ｋ−
１）の積を形成しておりこれは方程式２の適応アルゴリ
ズムの部分である。データ人力Ｘ（３，ｋ＞はＸ（２，
に−１＞と等価であることに注意すべきであるが、ここ
で（ｋ−１）は時間サイクルにの前の時間サイクルであ
る。従って、時間サイクルｋに対する更新された係数値
Ｗは先の時間サイクル（ｋ−１＞からのデータおよびエ
ラー情報でもって時間サイクルｋに形成される。

時間サイクルにの第２の半分の間、加算器７２は先に形
成されたＷ（２，ｋ）およびＸ（２，ｋ）の積を強制さ
れた２進ゼロと加算している。引き続きかつ順次に加算
器７４および７６は引き続くタッグに対するトータルの
累積を完了し方程式１のコンボリューションアルゴリズ
ムの実行を完了する０時間サイクルにの第２の半分の間
に同時に加算器６８は遅延回路７０によって提供された
先の係数値Ｗ（２，ｋ）を乗算器６６により提供された
積と加算し次の時間サイクル（ｋ＋１＞に対する更新さ
れた係数値Ｗ（２，に＋１）を提供している。各タップ
位置に対する計算の各々は実質的に同時に起っているが
、計算は順次パイプライン化されかつ右側の最も高いタ
ッグ位置から左側の最も低いタップ位置へと計算できる
ことに注目すべきである。

図示された形式では、第４図に示された３タツプの各タ
ップのフィルタ構造が第３図の個々のタツ７梢造と異な
ることに注目すべきである。特に、第３図のフィルタ構
造３０の遅延回路３３は第４図のフィルタ構造４０の各
フィルタのタッグ位置において削除されている０例えば
、フィルタ構造４０のフィルタタップ位置０においては
、この遅延機能は遅延回路４２によって提供される。フ
ィルタタップ位置１においては、該遅延機能は遅延回路
５４により提供され、かつフィルタタップ位置２におい
ては遅延機能は遅延回路６２によって提供される。多重
タップフィルタを実施するのに必要とされる遅延回路の
数を最小化することに加え、フィルタ構造４０はまた遅
延回路４２の出力から双方の乗算器４６および５２を同
時に駆動または再符号化（ｒｅｃｏｄｅ）　Ｌかつ遅延
回路５４の出力から双方の乗算器５６および６４を駆動
または再符号化するために単一のデータ値を用いること
ができるという利点を提供する。以下に示されるように
、２つの乗算器の同時的な再符号化能力は速度、サイズ
およびパイプライン化の利点を提供する。

第５図には所定の整数Ｎのタッグに対する第４図のフィ
ルタ構造４０を実施するパイプライン式グロセッサ７９
が示されている。特に、プロセッサ７９はＬＭＳアルゴ
リズムを実行するよう機能する。プロセッサ７９は双方
向データバス８０により通信する。一般に、プロセッサ
７９は時間変化する係数値を与えるための更新部８１、
コンボリューション部８２、そして制御部８３を有する
ものと考えることができる。ラッチ８５の入力はデータ
バス８０に接続されている。ラッチ８５の出力はマルチ
プレクサ８６の第１の入力に接続されている。制御信号
Ｃ４はマルチプレクサ８６の制御入力に接続されている
。マルチプレクサ８６の第２の入力は２進ゼロの値に接
続されている。

マルチプレクサ８６の出力は乗算器８７の第１の入力に
＃枕されている０乗算器８７の出力はラッチ８８の第１
の入力に接続されている。ラッチ８９の入力はデータバ
ス８０に接続されている。ラッチ８９の出力はマルチプ
レクサ９０の第１の入力に接続されている。ｒｃｌ、と
名付けられた制御信号はマルチプレクサ９０の制御入力
に結合されている。マルチプレクサ９０の出力はレコー
ダ（再符号化器）回路９２および９３の各々の入力に接
続されておりかつラッチ９４の入力に接続されている。

レコーダ回路９２の第１の出力は乗算器８７の第２の入
力に接続されている。レコーダ回路９２の第２の出力は
ラッチ８８の第２の入力に接続されている。ラッチ８８
の第１の出力は「Ｃ」と名付けられた信号を提供しかつ
加算器９６の第１の入力に接続され、そしてラッチ８８
の第２の出力は加算器９６の制御入力に接続されている
。加算器９６の出力はラッチ９７の入力に接続されてい
る。ラッチ９７の出力はラッチ９８の入力に接続されて
いる。ラッチ９４および９８の各々の出力はランダムア
クセスメモリ（ＲＡＭ）９９の入力に接続されている。

制御信号「Ｃ２」および「Ｃ３」はＲＡＭ９９のそれぞ
れの制御入力に結合されている。ＲＡＭ９９の出力はラ
ッチ１０１およびラッチ１０２の双方の入力に接続され
ている。ラッチ１０２の出力はマルチプレクサ９０の第
２の入力に接続されており、かつラッチ１０１の出力は
ラッチ１０４の入力に接続されている。ラッチ１０４の
出力は加算器９６の第２の入力に接続されている。

コンボリューション部８２においては、乗算器１０６の
第１の入力がｒ　Ｗ　、と名付けられた信号を受信する
ためにラッチ９７の出力に接続されている。レコーダ９
３の第１の出力は乗算器１０６の第２の入力に接続され
ている０乗算器１０６の出力はラッチ１０８の第１の入
力に接続されている。レコーダ９３の第２の出力はラッ
チ１０８の第２の入力に接続されている。ラッチ１０８
の・出力は「Ｔ」と名付けられた信号を提供しかつ加算
器１１０の第１の入力に接続されている。加算器１１０
の加算または減算動作モードのいずれかを選択するため
のラッチ１０８の制御出力は加算器１１０に接続されて
いる。加算器１１０の出力はラッチ１１２の入力に接続
されている。ラッチ１１２の出力はラッチ１１４および
１１６の双方の入力に接続されている。ラッチ１１４の
出力は加算器１１０の第２の入力に接続されている。リ
セット信号がラッチ１１４のリセット端子に接続されて
おり、かつ制御信号Ｃ５がラッチ１１６の制御入力に結
合されている。ラッチ１１６の出力はバス駆動回路１１
８の入力に接続されている。バス駆動回路１１８の出力
はデータバス８０に接続されている。

動作においては、プロセッサ７９は更新およびコンボリ
ューション操作を連続して連成するためにパイプライン
様式で機能する。プロセッサ７つはまたＬＭＳアルゴリ
ズムを実施するために必要とされる乗算および加算操作
をパイプライン処理する。このようにして計算を組織化
することにより各加算器および乗算器がその結果を形成
するために完全な半サイクルを持つことを許容する。ま
た、単一のＲＡＭ構造がタップ重み付けおよびフィルタ
データの双方を保持するために利用されている。係数お
よびデータに対する独立のＲＡＭの使用を除去すること
によりかなりの量の回路領域を節約する。

第６図を参照すると、プロセッサ７９の動作かより容易
に理解できる。第６図には１つのコンボリューション出
力Ｙ（ｋ）を提供するために発生するマシン操作を図示
するタイミングシーケンス図か示されている０図示され
たステップは次に後続の時間変化する出力信号Ｙ　（ｋ
）を提供するために繰返される１図示された形態におい
ては、第４図に示されるような３タツプフイルタが示さ
れそこでは出力を提供するために４マシンクロツクサイ
クルが必要とされる。−数的に、本発明はＮタップのフ
ィルりを（Ｎ＋１）クロックサイクルで実施するが、こ
こでＮは整数である。各クロックサイクルは２つの位相
、即ちφ１およびφ２を有し、これらはほぼ５０％のデ
イ−ティサイクルを有するオーバラッグしないクロック
である。クロック位相φ１の間は、更新部８１の加算器
９６およびコンボリューション部８２の加算器１１０が
動作している。クロック位相φ２の間は、更新部８１の
乗算器８７およびコンボリューション部８２の乗算器１
０６が動作している。第１のクロックサイクルの第１の
クロック位相においては加算器９６はいまだ必要とされ
ずかつ動作していない、ＲＡＭ９９はデータバス８０か
らラッチ８９およびマルチプレクサ９０を介して先に受
信された入力データＸ（３，ｋ）を提供するために読ま
れる。加算器１１０はラッチ１１４を通りフィードバッ
ク経路を介して与えられるＹ（ｋ）の現在の値を時間期
間（ｋ−１）の間に乗算器１０６によって与えられる最
後の乗算器出力値Ｔ（０，に−１）と加算することによ
り先の時間期間（ｋ−１）から更新されたＹ（ｋ＞の値
を提供するよう機能する。

動作の非常に始めの部分においては、この値はゼロであ
る。同時に、係数値Ｗ（２，に−１＞が加算器９６の第
１の入力においてクロックサイクル２での引き続く使用
のためＲＡＭ９９から読まれる。

係数値Ｗ（２，に−１）が正しい値であるという理由は
第３のタップ位置において第４図のフィルタ構造４０か
ら確認することができる。

第１のクロックサイクルの第２のクロック位相において
は、乗算器８７は出力信号Ｃ（２，ｋ＞を提供するよう
機能しこの出力信号は引き続き加算器９６によって使用
される。デー°少入力Ｘ（３゜ｋ）がＲＡＭ９９からマ
ルチプレクサ９０を介してレコーダ９２に結合される。

エラー項βｅ（ｋ−１）がデータバスからラッチ８５お
よびマルチプレクサ８６を介して提供される。！＆初は
、マルチプレクサ８６は制御信号Ｃ４によって制御され
エラー更新がないことを表わすゼロ値入力を提供する。

ＬＭＳアルゴリズムのＹ（ｋ）の引き続く計算のために
、図示しない回路か乗算器８７による使用のためエラー
項βｅ（ｋ−１）を提供する。レコーダ９２は乗算器８
７による使用のための所定の再符号化アルゴリズムを実
施するよう１１能する。

レコーダ９２と共に付加的なレコーダを用いてより高い
精度のデータに備えることができることを理解すべきで
ある。第１のクロックサイクルにおいては、乗算器１０
６は出力を提供しないが、これは加算器９６がいまだＷ
オペランドに対する値を提供していないからである。第
１のクロックサイクルにおいてＲＡＭ９９のアドレスＡ
がアドレスされ、かつクロックサイクルφｌの間にＲＡ
Ｍ９９が読み取られることに注目すべきである。また第
１のクロックサイクルの第２のクロック位相の間ラッチ
１１４はゼロにリセットされる。

第２のクロックサイクルの第１のクロック位相において
は、ＲＡＭ９９は乗算器８７による後続の使用のために
データ人力Ｘ（２，ｋ）を提供するために読み取られる
。係数値Ｗ（２，に−１）およびオペランドＣ（２，ｋ
）はそれぞれＲＡＭ　９９および乗算器８７から各々加
算器９６の第１および第２の入力に接続される。また、
第２のクロックサイクルの第１の位相の間は、加算器１
１０は動作していないが、これは乗算器１０６が加算器
１１０にＴオへランドを提供するために第１のクロック
サイクルにおいて動作していなかったからである。係数
値Ｗ（１，に−１）はまた加算器９６による後続の使用
のために第１のクロック位相の間にＲＡＭ９９から読ま
れる。

第２のクロックサイクルの第２のクロック位相において
は、ＲＡＭ９９は第１のクロック位相で計算された係数
値Ｗ（２，ｋ）および新しいデータ入力Ｘ（３，に＋１
）の双方を格納するために書き込まれる。レコーダ９２
にはデータ入力Ｘ（２，ｋ＞が与えられ、即ちレコーダ
９２にはデータ入力Ｘ（２，ｋ＞が与えられかつ乗算器
１０６には係数値Ｗ（２，ｋ）が与えられる０乗算器８
７はＣ（１，ｋ＞を計算し、かつ乗算器１０６はＴ（２
，ｋ）を計算する。第２のクロックサイクルの間、Ｒ，
ＡＭ９９のアドレスＢ位置が制御信号Ｃ２に応答して選
択される。

第３のクロックサイクルの第１のクロック位相において
は、ＲＡＭ９９が乗算器８７による後の使用のためにＸ
（１，ｋ）を提供しかつＷ（Ｏｋ−１）を提供するため
に読み取られる。オペランドＷ（１，に−１＞およびＣ
（１゜ｋ）がそれぞれＲＡＭ９９および乗算器８７から
加算器９６の第１および第２の入力にそれぞれ接続され
る。加算器９６はＷ（１，ｋ）を計算しこれはラッチ９
７により格納されかつ後続のクロック位相においてＲＡ
Ｍ９９に書き込まれると共に乗算器９９に結合される。

同時に、コンボリューション部８２の加算器１１０が乗
算器１０６によって先のクロック位相において提供され
たオペランドＴ（２，ｋ）をゼロオペランド値と加算し
オペランドＹ（ｋ）を提供する。第３のクロックサイク
ルの間、ＲＡＭ９９のアドレスＣ位置が制御信号Ｃ２に
応じて選択される。　第３のクロックサイクルの第２の
クロック位相においては、ＲＡＭ９９が第３のクロック
サイクルの第１のクロック位相において計算された係数
オペランドＷ（１，ｋ）および新しいデータ値Ｘ（２，
ｋ＞の双方を格納するために書き込まれる。データ人力
Ｘ（１，ｋ）がレコーダ９２および９３の双方に結合さ
れ、かつ係数オペランドＷ（１，ｋ）が乗算器１０６に
接続される０乗算器８７はＣ（０，ｋ）を計算し、がっ
乗算器１０６はＴ（２，ｋ）を計算する。

第４のクロックサイクルの第１のクロック位相において
は、ＲＡＭ９９は読み取られない、先に読まれた係数オ
ペランドＷ（０，に−１）および先に計算されたＣ（０
，ｋ）はそれぞれ加算器９６の第１および第２の入力に
接続される。また、第４のクロックサイクルの第１の位
相の間、加算器１１０は先のＹ　（ｋ）の値を第３のク
ロックサイクルの第２のクロック位相において乗算器１
０６により計算されたＴ（１，ｋ）と加算することによ
り更新されたＹ（ｋ）の値を計算する。ｉ＆後の値Ｙ（
ｋ＞がラッチ１１６に格納されかつ制御信号Ｃ５に応答
してデータバス８０に出力される。

図示しない回路が次に出力されたＹ（ｋ）の値を利用し
かつこの値を所定の正しい値から減算して後続の（ｋ＋
１）時間フレームにおいて使用されるべき新しいエラー
環βｅ　（ｋ）を計算する。

第４のクロックサイクルの第２のクロック位相において
は、ＲＡＭ９９が第１のクロック位相で計算された係数
値Ｗ（０，ｋ）を格納するために書き込まれる。レコー
ダ９３にはデータ入力×（０，ｋ）が与えられ、かつ乗
算器１０６には係数ＩＷ（０，ｋ＞が与えられる。更新
部８１の乗算器８７は第４のクロックサイクルの間は機
能しないが、それは最低のタップ位置、ゼロ、に対する
Ｃオペランドは先に計算されたからである。第４のクロ
ックサイクルの間、ＲＡＭ９９のアドレスＡ位置は読み
出しおよび書き込みのため制御信号Ｃ２に応答して再び
選択され得る。

第４のクロックサイクルが終了した後、プロセッサ７９
の動作は繰返される。即ち、Ｙ（ｋ十１）のようなＹオ
ペランドに対する後続の値が計算されかつＬＭＳアルゴ
リズムが実施される。また、多重フィルタが単一の時間
フレームにおいてパイプライン様式で実施できこの場合
冬時間フレームは複数のクロックビートを含み、各複数
のものは図示されたクロックの１つに等価である０以上
の説明により第４図の３タツプフイルタ構造がプロセッ
サ７９により４クロツクサイクルで実施されることが明
らかであろう、プロセッサ７９はそれぞれ各形式のオペ
ランドを格納するために２つのＲＡＭを使用することに
反して、フィルタ係数オペランド、Ｗ、およびデータオ
ペランド、Ｘ、の双方を格納するために単一のＲＡＭが
利用できるように実施される。また、乗算器５６および
乗算器６４の双方が同時に同じデータオペランドに結合
される第４図のフィルタ構造はレコーダ９２および９３
が共にデータバス８０またはＲＡＭ９９から同じデータ
オペランドによって同時に駆動できるようにプロセッサ
７９が実施できることを意味する。

本発明の他の見地はＬＭＳアルゴリズムを実施する多重
フィルタのパイプライン式動作を含む。

典型的には、他の者がＮタップフィルタを用いあるプロ
セッサまたは集積回路でＮのコンボリューション操作を
完全に連成しかつ次にコンボリューションおよび更新の
双方の操作を行なうな、めの他のプロセッサまたは単一
ハードウェア回路の時分割多重によりＮの更新操作を行
なうことによりＬＭＳアルゴリズムを実施している。こ
の場合、Ｎの更新操作に関連するオペランドの各々は更
新操作のそれぞれのオペランドに選択的に結合されなけ
ればならなかった。これに対し、本発明においては、更
新構造は本質的にコンボリューション構造において与え
られる。言い換えれば、本発明におけるＮタップフィル
タはコンボリューションおよび更新の双方をＮ回計算す
ることにより連成して実施される。これはプロセッサの
実行時間をかなり短縮しかつＮタップフィルタを実施す
るために使用される回路の量を最小化する。多重フィル
タがこのようにして独立のフィルタ間の遷移の間クロッ
クサイクルの損失なしに実施できる６本発明のプロセッ
サ構造は制御信号Ｃ４を介しマルチプレクサ８６を制御
可能とすることにより係数更新操作の外部制御を提供す
る。いずれの新しいデータサンプル対しても、外部制御
回路はフィルタの係数が更新されているか否かを決定す
ることかできる。伝統的な外・部制御回路もまたマルチ
プレクサ８６において適応ベータ（β）を選択すること
により更新レートを決定することができる。外部回路は
またもしそれが望ましい場合にはタップデータを知られ
た状態にすることができる。

本発明が好ましい実施例に関連して説明されたが、当業
者には本発明は多くの方法で変形することができかつ上
に説明されたもの以外の多くの実施例を含むことができ
ることは明らかである。従って、添付の請求の範囲は本
発明の真の精神および範囲内にある発明のすべての変形
をも含むことを意図している。

【図面の簡単な説明】

第１図は、ＬＭＳアルゴリズムに対するコンボリューシ
ョン方程式を実施するための知られたフィルタ構造を示
すブロック図、 第２図は、ＬＭＳアルゴリズムに対する適応法則および
コンボリューションを実施するための他の知られたフィ
ルタ構造を示すブロック図、第３図は、ＬＭＳアルゴリ
ズムに対する適応ルールおよびコンボリューションを実
施するための他の知られたフィルタ構造を示すブロック
図、第４図は、本発明に係わるＬＭＳアルゴリズムの適
応ルールを実施するためのフィルタ構造を示すブロック
図、 第５図は、本発明に係わる第４図のフィルタ構造を実施
するためのパイプライン式プロセッサを示すブロック図
、そして 第６図は、本発明のプロセッサのパイプライン式動作を
説明するための図式的説明図である。 ４０：フィルタ構造、 ４２、　５０．　５４，６０，６２．７０：遅延回路、 ４４．４６，５２，５６，６４，６６：乗算器、４８．
５８．６８，７２，７４，７６二加算器、７９：パイプ
ライン式プロセッサ、 ８０：データパス、　８に更新部、 ８２：コンボリューション部、　８３：制御部、８５．
８８，８９，９４，９７，９８，１０１１０４．１０８
，１１２，１１４　１１６：ラッチ、 ８６．９０：マルチブレフサ、 ８７．１０６：乗算器、 ９２．９３：レコーダ、 ９６．１１０：加算器、　９９　：　ＲＡＭ、１１８：
バスドライバ回路。

Claims (1)

1. 【特許請求の範囲】 １、Ｎを整数とし、Ｎタップに対する一連のデータ値お
   よび係数値のコンボリューションを計算しかつほぼ同時
   にフィルタの各タップに対する係数値を更新することに
   より該一連の係数値の適応計算を行なうことにより、Ｎ
   タップフィルタにおける最小２乗平均（ＬＭＳ）アルゴ
   リズムを実施するためのパイプライン式プロセッサであ
   って、該プロセッサは、 ＬＭＳアルゴリズムを実施するのに必要とされる係数値
   に対し所定数の更新計算を行なうための更新手段であっ
   て、前記更新計算は所定の期間の間に行なわれるもの、 前記更新手段に結合され同じ期間の間に各々所定の係数
   値と所定のデータ値を乗算することにより形成される所
   定数のコンボリューション積を加算し前記コンボリュー
   ションを表わす出力信号を提供するためのコンボリュー
   ション手段、そして前記更新手段およびコンボリューシ
   ョン手段の双方に結合され前記更新手段およびコンボリ
   ューション手段の双方によって必要とされるデータ値お
   よび係数値を選択的に提供し最小２乗平均アルゴリズム
   を実施するための格納手段、 を具備することを特徴とするパイプライン式プロセッサ
   。 ２、前記所定の期間は所定の周波数のクロック信号の（
   Ｎ＋１）クロックサイクルを有する請求項１に記載のパ
   イプライン式プロセッサ。 ３、前記更新手段およびコンボリューション手段は各々
   再符号化された乗算器を具備しかつ前記格納手段は選択
   的に同時に前記更新手段およびコンボリューション手段
   の各々の再符号化された乗算器に同じデータ値を提供す
   る請求項１に記載のパイプライン式プロセッサ。 ４、データ値および係数値の双方を格納する前記格納手
   段は単一のメモリ構造である請求項１に記載のパイプラ
   イン式プロセッサ。 ５、前記更新手段はさらに、 被乗数オペランドを受けるための第１の入力、再符号化
   された乗算器オペランドを受けるための第２の入力、そ
   して出力を有する乗算器であって、該乗算器は前記フィ
   ルタのために選択された所定のエラーオペランドおよび
   再符号化されたデータオペランドを乗算して更新された
   係数値を提供するもの、そして 前記乗算器の出力に結合された第１の入力、そして前記
   格納手段に結合された第２の入力を有する加算器であっ
   て、該加算器は前記フィルタの各タップに対し係数更新
   値および前記格納手段により与えられた所定の先の係数
   の和を提供し、それにより適応計算を行なうもの、 を具備する請求項１に記載のパイプライン式プロセッサ
   。 ６、前記コンボリューション手段はさらに、被乗数オペ
   ランドを受けるための第１の入力、再符号化された乗算
   器オペランドを受けるための第２の入力、そして出力を
   有する乗算器であって、前記乗算器は前記フィルタの各
   タップに対する所定の更新された係数値および再符号化
   されたデータオペランドを乗算しコンボリューション項
   を提供するもの、そして 前記乗算器の出力に結合された第１の入力、そしてその
   出力に結合された第２の入力を有する加算器であって、
   該加算器は前記フィルタのＮのタップに対し一連のデー
   タ値および係数値のコンボリューションを実施するため
   にＮの累算を行なうもの、 を具備する請求項１に記載のパイプライン式プロセッサ
   。 ７、Ｎを整数とすると、Ｎのタップに対する一連のデー
   タ値および係数値のコンボリューションを計算しかつほ
   ぼ同時にフィルタの各タップに対する係数値を更新する
   ことにより前記一連の係数値の適応計算を行なうことに
   よりＮタップのフィルタ機能を連成するパイプライン式
   プロセッサにおける最小２乗平均（ＬＭＳ）アルゴリズ
   ムを実施するための方法であって、該方法は、 所定の時間フレームの間に所定数の更新計算を行なうた
   めにプロセッサの更新回路部を時間多重する段階、 前記と同じ期間の間に所定数のコンボリューション積を
   行ない、最終コンボリューション積はＬＭＳアルゴリズ
   ムの完了した計算を表わすコンボリューション回路部を
   時間多重する段階、そして単一の格納手段を更新回路部
   およびコンボリューション回路部の双方に結合して最小
   ２乗平均を実施するために更新回路部およびコンボリュ
   ーション回路部の双方によって必要とされるデータ値お
   よび係数値を提供する段階、 を具備することを特徴とする前記方法。 ８、さらに、 前記所定の時間フレームを規定するために所定の周波数
   のクロック信号を利用する段階であって、前記最小２乗
   平均アルゴリズムは時間フレームごとにＮの更新および
   コンボリューション積を計算するために（Ｎ＋１）サイ
   クルのクロック信号を必要とするもの、 を具備する請求項７に記載の方法。