JPH02214348A - アクセス異常検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非同期系のディジタル通信システムで用いら
れるエラスティック・バッファにおいて、アクセス異常
が生じたことを検出する場合に適用すると好適なアクセ
ス異常検出装置に関するものである。

〔従来の技術〕

従来、非同期系のディジタル通信システムにおいては、
入力信号の伝送速度と受信側におけるデータ伝送速度と
の差や変動を吸収し、または、入力信号に対する位相合
せ等を行うため、エラスティックφバッファが設けられ
ている。

このエラスティック・バッファは、データが格納される
複数のメモリセルを有し、各メモリセルにはアドレスが
付されてデータのリード・ライトに用いられる。データ
のリード・ライトにおいて、同−のアドレスを指定する
と誤ったデータが読出される可能性があるため、書込ア
ドレスと読出アドレスとが一致したことを検出してアク
セス異常とするアクセス異常検出装置が必要である。

第３図に従来のアクセス異常検出装置を示す。

この例では、アドレスが３ビツトで表わされるものとし
ているが、実際にはエラスティックφバッフ、アのアド
レスに対応するビット数となる。書込アドレスデータ（
ＷＡｉ）と読出アドレスデータ（ＲＡｉ）との対応する
ビットを、それぞれＥＸ−ＯＲ（イクスクルーシブーオ
アゲート）３１１〜３１３へ導き、比較を行わせる。そ
して、その比較結果をノアゲート３２へ送出して論理和
の反転信号としてＤ型フリップフロップ（以下、Ｄ−Ｆ
Ｆという。）３３のデータ端子へ与え、読出アドレスデ
ータを歩進させるクロックＲＣＬＫでラッチさせるよう
にしていた。このＤ−ＦＦ３３の出力信号をアクセス異
常（アドレス一致）の検出信号ＣｌＣＤとしてデータの
処理装置へ与え、このとき読出されたデータを無効にす
る等の処理に用いている。

〔発明が解決しようとする課題〕 しかしながら、上記のような従来のアクセス異常検出装
置では、アドレスデータの変化点において生じるＥＸ−
ＯＲ３１〜３１３におけるハザ−ド（いわゆる「ヒゲ」
）がノアゲート３２によって第４図のように生じ、これ
がＤ−Ｆ　Ｆ　３３におけるラッチ動作で取込まれ、誤
検出となる問題点があった。

そこで本発明は、バッファに対し同一のアドレスをアク
セスした場合に、的確にアクセス異常を検出することが
でき、アドレス変化点で生じるハザードによって誤動作
することのないアクセス異常検出装置を提供することを
目的とする。

〔課題を解決するための手段〕

本発明に係るアクセス異常検出装置は、到来するデータ
を一時的に格納したＦＩＦＯ方式で出力するバッファの
データ書込みに用いられる書込アドレスデータの少なく
とも所定ビットと、バッファのデータ読出しに用いられ
る読出アドレスデータの少なくとも所定ビットとの、双
方の所定ビットを比較して一致信号を出力する比較手段
と、この比較手段の一致信号を書込アドレスデータの歩
進クロックに基づきラッチする第１のラッチ回路と、比
較手段の一致信号を読出アドレスデータの歩進クロック
に基づきラッチする第２のラッチ回路と、。第１、第２
のラッチ回路の出力信号に対して論理演算を施してそれ
ぞれの出力信号に発生したハザードを打消す論理演算手
段とを備えたことを特徴とする。

〔作用〕

本発明に係るアクセス異常検出装置は、以上の通りに構
成されるので、第１のラッチ回路では書込アドレスデー
タの変化点で生じるハザードの取込みがなされず、第２
のラッチ回路では読出アドレスデータの変化点で生じる
ハザードの取込みがなされず、それぞれ異なるタイミン
グでハザードを有する信号が得られる。そこで、これら
°の信号を論理演算手段に導き、一番単純には論理積を
作成するとハザードは消去される。なお、アドレスの一
致を検出するという点はこの演算では失われない。

〔実施例〕

以下、添付図面の第１図、第２図を参照して本発明の一
実施例を説明する。

第２図は第１図のアクセス異常検出装置が用いられてい
るエラスティック・バッファ部を示している。ＩＮＰＵ
Ｔ端子に到来したデータは書込部２１によりバッファ２
２のメモリセルに書込まれる。この実施例では、バッフ
ァ２２は８メモリセルであり、１から８までのアドレス
が与えられている。書込アドレス発生部２４は、到来す
るデータに同期した書込クロックＷＣＬＫで歩進される
８進カウンタで構成され、３桁のアドレスデータを出力
する。出力されたアドレスデータは書込部２１へ与えら
れ、書込部２１はアドレスデータと対応するアドレスを
持つバッファ２２のメモリセルにデータを書込む。読出
アドレス発生部２６は、書込クロックＷＣＬＫとは非同
期の読出クロックＲＣＬＫで歩進される８進カウンタで
構成され、３桁のアドレスデータを出力する。このアド
レスデータは読出部２３へ与えられ、読出部２３はアド
レスデータと対応するアドレスを持つバッファ２２内の
メモリセルのデータを読出す。読出されたデータは０Ｕ
ＴＰＵＴ端子よりデータ処理装置等へ送出される。ここ
で、書込アドレスデータと読出アドレスデータとは、同
一にならないように初期設定される。なお、書込クロッ
クＷＣＬＫと読出クロックＲＣＬＫとは、図示クロック
発生部より出力される。

アクセス異常検出装置は、書込アドレス発生部２４から
送出される書込アドレスデータ、読出アドレス発生部２
６から送出される読出アドレスデータ、書込クロックＷ
ＣＬＫの反転信号ＷＣＬＫ。

読出クロックＲＣＬＫの反転信号ＲＣＬＫを受けて検出
信号ＣｌＣＤを出力するもので、その具体的構成は第１
図に示されている。

第１図において、ＥＸ−ＯＲ１１〜１１３は■ 比較手段を構成し、対応するビットの書込アドレスデー
タＷＡｉと読出アドレスデータＲＡｉとを比較し、ノア
ゲート１２へ比較結果の信号を送出する。ノアゲート１
２は３つの入力が全てＬレベルのときＨレベルの信号を
、その他のときにはＬレベルの信号を、第１のラッチ回
路（Ｄ−ＦＦ１３１）および第２のラッチ回路（Ｄ−Ｆ
Ｆ１３２）のデータ端子りへ与える。Ｄ−ＦＦ１３１は
ノアゲート１２の出力信号を反転書込クロック信号ＷＣ
ＬＫでラッチし、Ｄ−ＦＦ１３２はノアゲート１２の出
力信号を反転読出クロック信号ＲＣＬＫでラッチする。

Ｄ−ＦＦ１Ｂ、とＤ−ＦＦ１３□との出力信号は論理演
算手段であるアンドゲート１４へ導かれ、論理積を作成
される。

そして、アンドゲート１４の出力信号はＤ−ＦＦ１５の
データ端子りへ与えられ、反転読出クロック信号ＲＣＬ
Ｋでラッチされて、アクセス異常（アドレス一致）の検
出信号ＣｌＣＤとしてデータ処理装置へ送られる。

上記のようにアクセス異常検出装置２５が構成されてい
る結果、ノアゲート１２の出力に従来例と同様に、第４
図に示されるようなアドレスの変化点てハザードが生じ
ていても、Ｄ−ＦＦ１３゜では反転書込クロック信号Ｗ
ＣＬＫでラッチが行われるから、読出アドレスデータが
変化する点でのハザードを取込むことはない。また、Ｄ
−ＦＦ１３２では反転読出クロック信号ＲＣＬＫでラッ
チが行われるから、書込アドレスデータが変化する点で
のハザードを取込むことはない。また、Ｄ−ＦＦ１３．
では書込アドレスデータが変化する点のハザードを取込
むことがあり、Ｄ−ＦＦ１３２では読出アドレスデータ
が変化する点のハザードを取込むことがあるが、それぞ
れの出力信号におけるハザードが同一タイミングで現わ
れないため（そのようにクロックが発生される）、アン
ドゲート１４で論理積が作られるとハザードは打消され
、アドレスが一致したときの検出信号としての属性は残
される。このアンドゲート１４の出力信号をＤ−ＦＦ１
５でラッチして検出信号ＣｌＣＤとするため、ハザード
によって誤検出が生じない検出信号ＣｌＣＤが得られる
。この検出信号ＣｌＣＤは従来と同様に用いられる。

本発明は上記実施例に限定されるものではなく、様々な
変形が可能である。

例えば、論理演算手段はアンドゲートでなく、いくつか
のゲートを用いて同様の構成としてもよい。また、アド
レスデータの全ビットを用いなくとも、例えば上位の何
ビットかを用いて読出アドレスと書込アドレスの間隔が
異常に近づいてことを検出するようにしてもよい。この
ようにすると、読出クロックが書込クロックかのいずれ
かの周波数が異常となった場合、誤ったデータが読出さ
れる前に異常を検出して、動作を中止するなどの対策を
とることができる。

〔発明の効果〕

以上、詳細に説明したように本発明によれば、第１のラ
ッチ回路と第２のラッチ回路とのラッチクロックが非同
期であることから、それぞれのラッチ回路の出力に存在
するハザードは同一タイミングに存在しないことになる
。従って、これを論理演算することにより、アドレスの
変化点で生じるハザードに影響されることなく、的確に
アクセス異常を検出することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るアクセス異常検出装置
の構成図、第２図はアクセス異常検出装置が用いられる
エラスティック争バッファ部の構成図、第３図は従来の
アクセス異常検出装置の構成図、第４図は従来のアクセ
ス異常検出装置の動作を説明するためのタイミングチャ
ートである。 １１〜１１３・・・ＥＸ−ＯＲ，１２・・・ノアゲート
、１３　．１３　．１５・・・Ｄ−ＦＦ、１４・・・ア
ンドゲート、２１・・・書込部、２２・・・バッファ、
２３・・・読出部、２４・・・書込アドレス発生部、２
５・・・アクセス異常検出装置、２６・・・読出アドレ
ス発生部。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹実施例が適用さ
れるエラスチック壷バッファ第２図

Claims (1)

1. 【特許請求の範囲】 到来するデータを一時的に格納してＦＩＦＯ方式で出力
   するバッファのデータ書込みに用いられる書込みアドレ
   スデータの少なくとも所定ビットと、前記バッファのデ
   ータ読出しに用いられる読出アドレスデータの少なくと
   も所定ビットとを比較して一致信号を出力する比較手段
   と、 この比較手段の一致信号を前記書込アドレスデータの歩
   進クロックに基づきラッチする第１のラッチ回路と、 前記比較手段の一致信号を前記読出アドレスデータの歩
   進クロックに基づきラッチする第２のラッチ回路と、 前記第１、第２のラッチ回路の出力信号に対して論理演
   算を施してそれぞれの出力信号に発生したハザードを打
   消す論理演算手段とを備えたことを特徴とるアクセス異
   常検出装置。