JPH02216532A - コンピュータの性能調整方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータに係り、特に、その処理性能を
調整するためのコンピュータの性能調整方式に関する。

〔従来の技術〕

一般に、コンピュータシステムは、種々のユーザの要求
に見合うように、少しずつ性能の異なる複数のモデルが
設けられて、ファミリと呼ばれるコンピュータシステム
のシリーズを形成している。

同一ファミリーに属するコンピュータシステムは、命令
体系等が共通で、ソフトウェアの互換性を有するが、Ｃ
ＰｔＪＰｔ中メモリ容量、チャンネル数等がそれぞれ異
なったものとなっており、従って、その価格も異なるも
のである。

このような同一ファミリの複数のコンピュータシステム
を、各モデル個別に設計製造すると、そのコストが非常
に高いものとなり、また、ユーザが処理性能の高いモデ
ルに移行しようとした場合、コンピュータ自体を交換し
なければならず、移行に要する時間及び費用が多大なも
のとなる。

そこで、従来、ファミリの基本モデルを１つだけ用意し
、性能調整手段により性能の低い下位モデルを作るとい
う方法が採用されている。このような、コンピュータの
性能調整を行うための従来技術として、次のような技術
が知られている。

（従来技術１） バッファメモリの容量を変更する方法。

（従来技術２） 先行制御の度合いを変更する方法。

（従来技術３） 実行サイクル中のマイクロプログラム動作のｎサイクル
毎に、ｍサイクルのダミーサイクルを、ハードウェア的
にまたはマイクロプログラムのダミーサイクルとして挿
入する方法。

（従来技術４） 予め設定した数のサイクル数だけ、各命令の実行開始を
遅らせる、または、各命令の実行終了を遅らせる方法、
なお、この種従来技術としては、例えば、特公昭６３−
５２８９７号公報、特公昭６３−１３５５８号公報等に
記載された技術が知られている。

（従来技術５） 性能制御パルスに従って、命令実行期間と命令実行抑止
期間を交互に設定し、性能制御パルスのデユーティ比に
より性能を調整する方法、なお、この種従来技術として
は、例えば、特開昭６１−１７５７３２号公報、特開昭
６１−２４６８４０号公報等に記載された技術がある。

〔発明が解決しようとする課題〕

しかし、前述した従来技術１〜４は、システム環境によ
って目標性能（基本モデルとの性能比）が変化し、例え
ば、バッファメモリのヒツト率によって、基本モデルと
の性能比が異なってしまうという問題点を有している。

すなわち、従来技術１は、バッフ７メモリのヒツト率が
低いほど、基本モデルとの性能比が小さく　（性能差が
大きく）なり、従来技術２〜４は、バッファメモリミス
によるデータ転送オーバヘッド時間が基本モデルと変わ
らないため、バッファメモリのヒツト率が低くても、性
能比が大きく（性能差が小さ（）なる。

また、従来技術２及び従来技術４は、各命令の処理時間
の長短に無関係に、各命令に一定時間の処理時間の遅延
を挿入することになるため、平均命令実行時間の短いプ
ログラムの実行を行わせた場合に、基本モデルとの性能
差が大きくなるというように、プログラムの命令実行時
間によって性能差が異なるものになるという問題点を有
している。

さらに、特開昭６１−２４６８４号公報に記載された、
従来技術５は、性能制御パルス発生回路が必要となり、
ハードウェア量の増大を招くという問題点を有している
。

そして、この従来技術５は、性能制御パルスが命令実行
期間から、命令実行抑止期間に入ると、情報処ＴＩ装置
を命令実行抑止期間に入る直前の状態に保持したまま凍
結状態にし、命令実行抑止期間が終了すると、前記保持
していた状態から命令の処理を再開させるものである。

しかし、一般に、命令処理の任意の時点で情報処理装置
全体を凍結状態にし、この状態から命令処理を再開させ
る制御は、かなり困難である。例えば、バッファメモリ
にデータが無く、主記憶または中間バッファメモリから
のデータ転送（ブロック転送）中に命令実行抑止期間に
入った場合、このブロック転送を途中で中断し、命令実
行抑止期間終了後にブロック転送を再開することは、は
とんど不可能である。

従って、もし、ブロック転送を凍結できずに実行してし
まえば、命令実行期間期間中にブロック転送処理を行う
ことになり、前述の従来技術５は、バッファメモリのミ
ス率の高低で目標性能にばらつきが生じるという問題を
生じてしまう。なぜなら、基本モデルは、ブロック転送
時間も全て命令実行時間に含まれているからである。

また、特開昭６１−１７５７３２号公報に記載された従
来技術は、実行ステージのサイクルをカウントし、ｎサ
イクルの実行ステージにｍサインのダミーサイクルを挿
入するものであるが、ブロック転送時間等の実行ステー
ジが０の状態（ＦＷＡＩＴ状態）での処理時間をカウン
トしていないため、バッファメモリのミス率、メモリ制
御部におけるチャネルやＣＰ　ＬＪとの競合等による待
ち時間の長短等によって、コンピュータ性能にばらつき
を生じるという問題点を有している。

前述したように、全ての従来技術は、各システム毎のシ
ステム環境によって、性能にばらつきを生じる性能調整
方法である。このような性能調整方法を採用して、シス
テムの性能調整を行う場合、各システム毎に、種々のシ
ステム環境で性能測定を行い、目標性能に対するずれが
あるか否かを調べる必要が生じ、そのための時間、作業
が大きくなってしまう。

本発明の目的は、前述した従来技術の問題点を解決し、
ファミリを形成する下位モデルの、基本モデルに対する
相対性能を、システム環境にかかわらず、目標値通りに
容易に調整でき、かつ、少ないハードウェアで構成する
ことのできるコンピュータの性能調整方式を提供するこ
とにある。

〔課題を解決するための手段〕

本発明のよれば、前記目的は、命令実行時間計測カウン
タを設け、予め定めた時間ＴＥの間命令の実行を行うと
、マイクロプログラムにブレークインを起こし、マイク
ロプログラムで予め定めた時間ＴＤの間ループさせるこ
とにより、その性能を基本モデルのＴｔ　／　（Ｔｘ　
＋Ｔｏ　）に設定できるようにすることにより達成され
る。

〔作　用〕

命令実行時間計測カウンタは、ウェイトもストップもし
ていない命令実行時間を計測し、予め定めた時間ＴＥを
カウントするとブレークイン要求を発生する。このブレ
ークイン要求は、他の完了タイプ割り込み要求等のブレ
ークイン要因と同様に扱われ、命令の切れ目でマイクロ
プログラムの特定ルーチンへのブレークインを生じさせ
る。

この命令実行時間計測カウンタによるブレークインが発
生すると、マイクロプログラムのダミーサイクルルーチ
ンに制御が移り、このルーチンでマイクロプロゲラ１１
ループを行わせることにより、予め定められた時間ＴＥ
を消費し、このルーチンは、最後に命令実行時間計測カ
ウンタに時間′「、をロードする。このような処理を行
うモデルは、その性能が基本モデルのＴｚ　／　（Ｔｔ
　＋Ｔｏ　）となる。

〔実施例〕

以下、本発明によるコンピュータの性能調整方式の実施
例を図面により詳細に説明する。

第１図は本発明の一実施例を実行するための命令実行時
間計測カウンタを示すブロック図、第２図は本発明の一
実施例の動作を説明するタイムチャート、第３図はマイ
クロプログラムのダミーサイクルルーチンの処理を説明
するフローチャート、第４図は精度を向上したダミーサ
イクルルーチンの処理を説明するフローチャート、第５
図はこの場合のタイムチャートである。第１図において
、１はカウンタ、２は一１減算回路、４はＯＲ回路であ
る。

第１図において、カウンタ１及び−１減算回路２は、本
発明による方式を実行するために必要な命令実行時間計
測カウンタを構成している。この命令実行時計計測カウ
ンタは、処理装置がウェイト状態でもなくストップ状態
でもない場合に、このことを示す信号５ＴＯＰ＋ＷＡＩ
Ｔにより、その値を１サイクル毎に１減少する。すなわ
ち、この命令実行時計計測カウンタは、命令不実行時、
割り込み待ち時以外のマイクロプログラム動作中、ブロ
ック転送中、アドレス変換中等に前述の減算動作を行っ
ている。

従って、予じめ、カウンタ１にサインビットＳ−“０″
と、所期値Ｔ７をセットしておくと、前述の状態で、そ
の値が１サイクル毎に減算され、ＴＥサイクル経過行に
、カウンタ１の値がオール“０”となり、次のサイクル
で負の数となり、サインビットＳがｍ１″になる。この
サインビットＳが“１″となったときの出力信号は、完
了タイプの割り込み要求信号等のブレークイン要因によ
る他のブレークイン要求信号とＯＲ回路で論理和をとら
れ、ブレークイン要求信号となる。この場合、サインビ
ットＳによるブレークイン要求信号は、他のブレークイ
ン要求信号より優先度の低いものとして扱われる。そし
て、このブレークイン要求信号が“１°になると、その
とき実行していた命令が終了した時点で８次の命令の実
行に進まずに、特定のブレークイン処理マイクロプログ
ラムルーチンに制御が移ることになり、本発明の一実施
例においては、カウンタ１のサインビットが′″１′″
になったことによるブレークイン要求信号により、マイ
クロプログラムのダミーサイクルルーチンが実行される
。

第２図に示すタイムチャートは、命令列とブレークイン
要求信号と挿入されるダミーサイクルの関係を示してい
る。

第２図において、命令Φ〜■による命令が実行される場
合に、命令■の実行途中で本発明によるブレークイン要
求信号が発生したとする。この場合、ブレークイン要求
信号が１１１となっても、実行中の命令■は、その終了
迄、例えば、時間１、を要して実行される。この時点、
すなわち、ブレークイン要求があってから時間ｔ１が経
過した後に、マイクロプログラムのダミーサイクルルー
チンが実行され、時間Ｔｆ１のダミーサイクルが挿入さ
れる。カウンタ１には、このダミーサイクル終了時に、
時間ＴＥがセットされ、以後、前述したように、時間Ｔ
Ｅの減算が実行される。

マイクロプログラムのダミーサイクルルーチンでは、第
３図に示すような処理が実行される。

すなわち、ダミーサイクルルーチンは、マス、ダミーサ
イクルルーチンの処理サイクル数が、予め設定されてい
るＴゆとなるようにループしてダミーサイクルルーチン
を実行し、最後に、カウンタ１にＴＥをロードする処理
を行う。

一般に、基本モデルは、ダミーサイクルの設定が行われ
ないので、前述のようなダミーサイクルの設定が行われ
る本発明の一実施例が適用される下位モデルの性能は、
基本モデルの性能を“１″としたとき、 Ｔｔ　／　（’ｒｔ　＋ＴＤ　）　　　　・・・・・・
・・・（１）として与えられる。

従って、本発明の一実施例が適用されるコンピュータの
下位モデルの性能は、ＴやとＴＩｌの値の設定によって
、前述の（１）式にしたがって任意の性能に設定できる
。そして、この基本モデルに対する相対性能は、バッフ
ァメモリのヒツト率等のシステム環境に依存しないもの
である。

前述した本発明の実施例は、厳密にいうと、ブレークイ
ン要求が発生してから、実際にブレークインが起きるま
でに、ブレークイン要求発生時に処理していた命令を終
了させるまでの第２図における１、、１２等の時間を要
し、相対性能は、（１）式で求められる値と一致しない
。前述の時間をｔ４として、Ｎ回のブレークインが発生
する期間の相対性能を求めると、 となる０時間ｔ（は不定であるので、（２）式によって
表わされるように、前述の本発明の実施例を適用した下
位モデルは、その相対性能にばらつきを生じることにな
る。

前述のような相対性能のばらつきは、命令実行時間計測
カウンタに、ブレークイン要求発生後も減算カウントを
ｍ続させ、第４図に示すようなダミーサイクルルーチン
を実行することにより無くすことが可能である。

すなわち、第４図に示すように、ブレークインした後の
ダミーサイクルルーチンの先頭で、減算カウントをＩＢ
Ｍしていたカウンタ１の値ｔ１を読み出しく実際に読み
出される値は、負の値−１゜である。）、次に、第３図
の場合と同様に、ダミーサイクルルーチンの処理サイク
ル数が、予じめ設定されているＴＥとなるようにループ
してダミ−サイクルルーチンを実行し、最後に、カウン
タ１にロードする値をＴアからｔ、を引いた値Ｔ１−１
．としてロードする。

このような処理により性能調整を行った下位モデルの相
対性能を（２）式と同様に求めると、・・・・・・・・
・　（３） となる、この場合、時間ｔｉの大小にかかわらず、下位
モデルの基本モデルに対する相対性能は、−定とするこ
とができる。

第５図に示すタイムチャートは、前述の処理に対応した
ものであり、ブレークイン要求の発生から次のブレーク
イン要求の発生までの相対性能が時間ｔ１の大きさによ
らず、ＴＥとＴＤの値によってのみ決定できることが示
されている。

なお、第３図、第４図のフローにおけるダミーサイクル
ＴＥを生成するループの代りに、ハードカウンタを用い
ることが可能である。

前述した本発明の実施例によれば、ＴＥとＴＥの値を指
定することにより、コンピュータの性能を、基本モデル
の’ｒｔ　／　（’ｒ’ｔ　＋ＴＤ　）に設定でき、し
かも、この相対性能は、バッファメモリのヒツト率、プ
ログラムで使われる各命令の使用頻度等のシステム環境
が異なる場合にも、一定に保持でき、常に精度の良い目
標性能を与えることが可能となる。また、ＴＥとＴＩ、
の値は、マイクロプログラムで設定するため、任意の性
能の下位モデルを、容易に自由に作ることが可能となる
。

さらに、本発明に必要なハードウェアは、第１図に示し
た命令実行時間計測カウンタのみで、他のブレークイン
発注回路、マイクロプログラム等は、既存のものが使用
できるため、ハードウェア量が少な（てもよい０才た、
本発明の実施例によれば、基本モデルとの性能比が、シ
ステム環境に左右されないため、種々の環境で下位モデ
ルの性能を実測して、下位モデルの性能が目標性能通り
であるか否かを確認する工数を無くすことが可能となる
。

〔発明の効果〕

以上説明したよ・うに、本発明によれば、ファミリを形
成する下位モデルコンピュータの、基本モデルに対する
相対性能を、少ないハードウェアを用いて、システム環
境にかかわらず、目標通りに容易に調整することが可能
となる。

【図面の簡単な説明】

第１図は本発明の１実施例を実行するための命令実行時
間計測カウンタを示すブロック図、第２図は本発明の一
実施例の動作を説明するタイムチャート、第３図はマイ
クロプログラムのダミーサイクルルーチンの処理を説明
するフローチャート、第４図は精度を向上したダミーサ
イクルルーチンの処理を説明するフローチャート、第５
図はこの場合のタイムチャートである。 １・・・・・・・・・カウンタ、２・・・・・・・・・
−１減算回路、４・・・・・・・・・ＯＲ回路。 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置において、任意に設定できる予め定め
   られた命令実行時間Ｔ＿Ｅを計測する手段と、任意に設
   定できる予め定められた、命令を実行しないダミー時間
   Ｔ＿Ｄを発生する手段とを備え、前記時間Ｔ＿Ｅの経過
   後、前記時間Ｔ＿Ｄを発生する手段に制御を移すことを
   特徴とするコンピュータの性能調整方式。 ２、前記命令実行時間Ｔ＿Ｅを計測する手段は、任意の
   値を設定できるカウンタであり、設定した時間が経過し
   、該カウンタの値が所定値となつたとき、前記時間Ｔ＿
   Ｄを発生する手段に制御を移す信号を発生することを特
   徴とする特許請求の範囲第１項記載のコンピュータの性
   能調整方式。 ３、前記ダミー時間Ｔ＿Ｅを発生する手段は、マイクロ
   プログラムのループまたはハードカウンタにより構成さ
   れることを特徴とする特許請求の範囲第１項または第２
   項記載のコンピュータの性能調整方式。 ４、前記時間Ｔ＿Ｅを計測する手段は、前記時間Ｔ＿Ｄ
   を発生する手段に制御を移す信号を発生してから、前記
   時間Ｔ＿Ｄを発生する手段が動作を開始する迄の時間ｔ
   を引き続き計測し、次の時間Ｔ＿Ｅの計測時には、時間
   Ｔ＿Ｅに代り時間Ｔ＿Ｅ−ｔを計測することを特徴とす
   る特許請求の範囲第１項、第２項または第３項記載のコ
   ンピュータの性能調整方式。