JPH0221654A - スタティックランダムアクセスメモリ装置 - Google Patents

スタティックランダムアクセスメモリ装置

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JPH0221654A
JPH0221654A JP63171521A JP17152188A JPH0221654A JP H0221654 A JPH0221654 A JP H0221654A JP 63171521 A JP63171521 A JP 63171521A JP 17152188 A JP17152188 A JP 17152188A JP H0221654 A JPH0221654 A JP H0221654A
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靖朗 井上
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に、スタティックランダムアクセスメ
モリ装置に関し、特に、２つの能動素子層間にわたって
形成された積層型スタティックランダムアクセスメモリ
装置に関する。
［従来の技術］ 第５図は、一般に知られている、従来のスタティックラ
ンダムアクセスメモリ（以下、ＳＲＡＭと略称する）を
示す概略のブロック図である。第５図を参照して、この
ＳＲＡＭは、データ信号をストアするための数多くのメ
モリセル４０を備えたメモリアレイ４１と、メモリセル
４０を指定するための信号ＸＯないしＸｎおよびＹＯな
いしＹｍをそれぞれ出力するＸデコーダ４２およびＹデ
コーダ４３と、メモリセル４０にストアされた信号を増
幅して読出すセンスアンプ４４とを含む。
第６図は、従来のＳＲＡＭのメモリセルの一例を示す回
路図である。第６図を参照して、このメモリセル４０は
、電源Ｖｃｃと接地Ｖｓｓとの間に接続された、ＣＭＯ
Ｓフリップフロップと、ビット線３３および３４とこの
フリップフロップとの間に接続されたアクセス用のＮＭ
Ｏ３電界効電界効果トランジスタ上５Ｑ６とを含む。
フリップフロップは、交差結合された２つのＣＭＯＳイ
ンバータを含む。インバータの１つはＰＭＯｓ電界効電
界効果トランジスタ上１ＮＭＯ３電界効電界効果トラン
ジスタ上２構成され、もう１つはＰＭＯ３？ＩＳ界効果
トランジスタＱ３およびＮＭＯ５電界効電界効果トラン
ジスタ上４構成される。トランジスタＱ５およびＱ６の
ゲートがワード線３５に接続されている。
従来、第６図に示されたようなＳＲＡＭセルを半導体基
板上に形成するために、１つの基板上に平面的にこれら
６つのトランジスタが設けられていた。
第７図は、メモリセル４０を構成するための６つのトラ
ンジスタが基板平面上に設けられていることを示す概念
図である。図中の記号は第６図に示されたものと対応し
ている。
第８Ａ図ないし第８Ｃ図は、第７図に示されたようにメ
モリセルを基板上に平面的に設けるために形成されてい
る、主な３の層の平面図である。
第８Ａ図、第８Ｂ図および第８Ｃ図は、それぞれ順に、
下側の層、中間の層、および上側の層を示している。
第８Ａ図により示される下側の層では、基板内にｐ＋お
よびｐ−の不純物拡散領域が形成され、その上にゲート
酸化膜を介してポリシリコン層が形成され、６つの電界
効果トランジスタＱ１ないしＱ６が構成されている。斜
線が施されたコンタクタＣ１ないしＣ４は、いずれも各
トランジスタの電極間を電気的に接続するためのもので
、第８Ｂ図に示されるように、それらは、中間の層に設
けられたアルミ層３１および３２を介して接続される。
また、中間の層にはポリシリコンで形成されたワード線
３５が設けられ、さらに、電源ＶｃＣに接続されたアル
ミ配線３６が設けられている。
第８Ｃ図に示された上側の層では、アルミで形成された
ビット線３３および３４と、接地Ｖｓｓに接続されたア
ルミ配線３７および３８が設けられている。
このように、従来、ＳＲＡＭセルは、基板上に下面的に
形成されていたが、高集積化が進むにつれ、例えば、ラ
ッチアップを防ぐためのガードリングを設ける必要が生
じるなど、構造が複雑化してきている。そこで、次に示
されるような積層構造を何するＳＲＡＭセルが知られる
ようになった。
第９図は、２層構造を有する従来の積層型ＳＲＡＭのメ
モリセル回路を示す概念図である。このＳＲＡＭセルは
特開昭６１−３２４６７号に見られる。このＳＲＡＭセ
ルは電界効果トランジスタが２つの能動素子層上に設け
られ、それらがスルーホールによって接続されている。
このようなＳＲＡＭセルを形成するために、シリコンオ
ンインシュレータ（以下、Ｓｏｌと略称する）技術が知
られている。
第９図を参照して、上側の能動素子層（以下、第１の層
と称す）には、ＰＭＯ３ｉｉ界効果トランジスタＱ１お
よびＱ３が形成され、それらの一方電極が電源Ｖｃｃに
一体接続される。また、第１の層では、トランジスタＱ
１のゲート電極とトランジスタＱ３の他方電極とがノー
ドＮ２１で一体接続され、トランジスタＱ３のゲート電
極とトランジスタＱ１の他方電極とがノードＮ１１で一
体接続されている。さらに、第１の層上にビット線３３
および３４が設けられている。
次に、下側の能動素子層（以下、第２の層と称す）上に
は、ＮＭＯ３電界効電界効果トランジスタ上２、Ｑ５お
よびＱ６が形成される。トランジスタＱ２およびＱ４の
一方電極は接地Ｖｓｓに一体接続される。また、第２の
層上では、トランジスタＱ２のゲート電極とトランジス
タＱ４の他方電極とがノードＮ２２で一体接続され、ト
ランジスタＱ４のゲート電極とトランジスタＱ２の他方
電極とがノードＮ１２で一体接続される。さらに、第２
の層上にワード線３５が設けられている。
第１の層および第２の層は絶縁層により分離されている
。第１の層のノードＮｌｌと第２の層のノードＮ１２を
電気的に接続するためにスルーホール５１が絶縁層内に
設けられ、第１の層のノードＮ２１と第２の層のノード
Ｎ２２とを電気的に接続するためにスルーホール５２が
設けられる。
こうして、トランジスタＱ１、Ｑ３、Ｑ２、およびＱ４
がスルーホール５１および５２を介して接続されること
により、ＣＭＯＳフリップフロップが構成されている。
さらに第２の層では、アクセス用のトランジスタＱ５は
、その一方電極がノードＮ１２に接続され、ゲート電極
がワード線３５に接続される。同様に、トランジスタＱ
６は、その一方電極がノードＮ２２に接続され、ゲート
電極がワード線３５に接続される。トランジスタＱ５の
他方電極は、絶縁層内に設けられたスルーホール５３を
介して、第１の層上に設けられたビット線３３と電気的
に接続される。同様に、トランジスタＱ６の他方電極も
、スルーホール５４を介して第１の層上のビット線３４
に接続される。
第１０Ａ図および第１０Ｂ図は、各々第９図に示された
ＳＲＡＭセルの上側および下側の能動素子層の一例を示
す平面図である。
第１０Ａ図および第１０Ｂ図を参照して、第１の層上で
は、３０１層内にｐ＋不純物領域５５が形成され、その
上にゲート酸化膜を介してポリシリコン層６０が形成さ
れ、その結果、トランジスタＱ１およびＱ３が形成され
る。他方、第２の層上では、半導体基板のｐ−領域内に
ｎ＋不純物領域５６が形成され、その上にゲート酸化膜
を介してポリシリコン層７１が形成され、その結果、ト
ランジスタＱ２、Ｑ４、Ｑ５、およびＱ６が形成される
。前述のように、第１の層および第２の層間を接続する
ためにスルーホール５１．５２．５３、および５４が設
けられている。
［発明が解決しようとする課題］ 第９図に示された従来の積層型ＳＲＡＭセルでは、前述
のように、１つのメモリセルについて、スルーホール５
１．５２．５３および５４が必要とされる。このうちス
ルーホール５３および５４は各々隣接したメモリセルと
共用されるので、これらのスルーホール５３および５４
による占有面積は１つのスルーホールの占有面積（これ
をＳとする）に等しい。スルーホール５１および５２に
より面積２Ｓが占められ、その結果、合計３Ｓの面積が
スルーホール５１．５２．５３、および５４により占め
られることになる。これにより、ＳＲＡＭの集積度が低
下するという課題がある。
第１１図は、第９図に示されたＳＲＡＭセルの第２の層
上に形成されたローカルオキシデイションオブシリコン
（以下、ＬＯＧＯ３と略称する）を示す断面図である。
第１１図を参照して、ＬＯＧＯ３８１は、第２の層の素
子領域間を分離するために形成される。基板のｐ″領域
６６上に５ｉ０２１１１６９が形成され、その上にＳｉ
Ｎ層６８が形成される。ＬＯＧＯ３８１は、図かられか
るように、ＳｉＮ層６８とＳｉＯ□膜６９との間に延び
た、バーズビークと呼ばれる部分を含む。このバーズビ
ークの長さＬｌは、たとえば、ＬＯＧＯ３８１の厚さを
５０００人とすると、約５０００人になる。第９図に示
されたＳＲＡＭセルでは、第２の層上に４つのトランジ
スタが形成されているので、これらを分離するためにＬ
ＯＧＯ３８１を数多く形成する必要がある。したがって
、これによっても集積度が低下される。
第１２図は、第９図に示されたＳＲＡＭセルの断ｉｌ？
ｉｌｉ構造の一部を示す断面図である。第１２図を参照
して、第１の層上では、８０１層６２上にゲート酸化膜
６１を介してポリシリコンロ０が形成され、電界効果ト
ランジスタが形成されている。
他方、第２の層上では、ｎ型シリコン基板６７内にｐ−
領域６６が形成される。ｐ−領域６６上にゲート酸化膜
６５を介してポリシリコン７１が形成され、電界効果ト
ランジスタが形成される。このトランジスタ上に絶縁層
を介してポリシリコン層６４が形成され、形成されたト
ランジスタのドレインまたはソースに接続される。ポリ
シリコン層６４と８０１層６２との間には、絶縁層が形
成されており、これにより第１の層および第２の層が分
離されている。
第９図に示されたスルーホール５１および５３は、たと
えば、第１２図に示されるように、互いに深さの異なる
ホールを設けその中に導電物質を入れることにより形成
される。このように深さの異なるホールを設けるために
、エツチングレートの選択比を変える必要があり、製造
プロセスが複雑化されていた。
この発明の１つの目的は、積層型ＳＲＡＭのメモリセル
の占有面積を減少することである。
この発明のもう１つの目的は、積層型Ｓ　ＲＡＭ装置の
製造プロセスを簡略化することである。
［課題を解決するための手段］ この発明に係る積層型スタティックランダムアクセスメ
モリ装置のメモリセルは、絶縁層を介して分離された第
１および第２の能動素子層にわたって形成されたフリッ
プフロップ手段と、第１の能動素子層上に設けられ、フ
リップフロップ手段に対してデータ信号を入出力するた
めのビット線手段と、第１の能動素子層上に設けられ、
フリップフロップ手段を入出力制御するための信号を与
えるワード線手段と、第１の能動素子層上に、フリップ
フロップ手段とビット線手段との間に設けられ、ワード
線手段からの信号に応答して導通するスイッチング手段
とを含む。
［作用］ この発明におけるスタティックランダムアクセスメモリ
装置では、フリップフロップ手段の共用される入出力と
、ワード線手段と、ビット線手段と、スイッチング手段
とが、すべて第１の能動素子層上に形成されているので
、これらを絶縁層を介して接続する必要がない。
［発明の実施例］ 第１図は、この発明の一実施例を示す、積層型スタティ
ックランダムアクセスメモリ（以下、ＳＲＡＭと略称す
る）のメモリセル回路を示す概念図である。第１図を参
照して、第９図に示された従来のものと比較し、て、ワ
ード線３５が上側の能動素子層（以下、第１の層と称す
）上に形成され、これに加えて、アクセス用のＰＭＯ３
’Ｍ界効果トランジスタＱ７およびＱ８が第１の層上に
形成されている。より詳細には、トランジスタＱ７は、
その一方電極がフリップフロップのノードＮＩＬに接続
され、他方電極がビット線３３に接続され、制御電極が
ワード線３５に接続される。同様に、トランジスタＱ８
は、その一方電極がフリップフロップのノードＮ２１に
接続され、他方電極がビット線３４に接続され、制御電
極がワード線３５に接続される。これらの接続はいずれ
も第１の層上でなされる。
このようにして、アクセス用のトランジスタＱ７および
Ｑ８に関する接続がすべて同一の層、すなわち、第１の
層上で行なうことができるので、第９図に示されたよう
なビット線とアクセス用のトランジスタとを接続するた
めのスルーホール５３および５４を絶縁層内に設ける必
要がない。したがって、第１図に示されたＳＲＡＭセル
では２つのスルーホール５１および５２のみが必要とさ
れ、その占有面積は２Ｓである。このように、スルーホ
ールによる占有面積が減少されるので、ＳＲＡＭを高集
積化することが可能となる。
第２Ａ図および第２Ｂ図は、各々第１図に示されたＳＲ
ＡＭセルの上側および下側の能動素子層（第１および第
２の層）の−例を示す平面図である。
第２Ａ図および第２Ｂ図を参照して、第１の層上では、
３０１層内にｐ＋不純物領域５．．５が形成され、その
上にゲー十酸化膜を介してポリシリコンロ０が形成され
、その結果、ＰＭＯ３電界効果トランジスタＱ１、Ｑ３
、Ｑ７、およびＱ８が形成される。なお、トランジスタ
Ｑ７およびＱ８のゲートは、ワード線３５を構成するポ
リシリコンロ０の中に含まれる。また、ビット線３３お
よび３４は、各々コンタクトホール５７および５８を介
してトランジスタＱ７およびＱ８に接続される。
さらに、この図におけるスルーホール５１の位置は第１
図に示されたノードＮｉｌに対応し、スルーホール５２
の位置はノードＮ２１に対応する。
一方、第２の層上では、半導体基板のｐ″領域内にｎ＋
不純物領域５６が形成され、その上にゲート酸化膜を介
して・ポリシリコン７１が形成され、その結果、ＮＭＯ
５電界効電界効果トランジスタ上２Ｑ４が形成されてい
る。ｎ＋不純物領域５６に接地Ｖｓｓが接続される。こ
の図におけるスルーホール５１の位置は第１図に示され
たノードＮ１２に対応し、スルーホール５２の位置はノ
ードＮ２２に対応する。
第３図は、第１図に示されたＳＲＡＭセルの第１の層上
に形成されたＬＯＧＯ５を示す断面図である。第３図を
参照して、第１の層および第２の層を分離するだめの絶
縁層６３上に３０１層６２が形成され、その上にＳｉＯ
□膜６１を介してＳｉＮ層７０が形成される。ＬＯＧＯ
３８２は、ＳｉＮ層７０と３０１層６２との間に延びた
バーズビークを有する。このバーズビーク基Ｌ２は、Ｌ
ＯＣＯ３８２の厚さを２５００人とすると、約２５００
人となる。このように、第１の層上に形成される素子領
域分離のためのＬＯＧＯ３８２のバーズビーク基Ｌ２は
、第１１図に示された第２の層上に形成されるＬＯＧＯ
３８１のバーズビーク基Ｌ１と比較して、短くすること
ができる。第１図に示されたＳＲＡＭの例では、第１の
層上に４つのトランジスタが設けられるのであるが、バ
ーズビーク基Ｌ２が小さいので、ＬＯＧＯ８８２により
失われる面積を、従来と比較して少なくすることができ
る。
第４図は、第１図に示されたＳＲＡＭセルの断面構造の
一部を示す断面図である。第４図を参照して、第１２図
に示された従来の構造と比較して、この図にはスルーホ
ール５３を設けるためのホールが必要でない。スルーホ
ール５１または５２を形成するためのホールのみが必要
とされる。これらを形成するためのホールはその深さが
同じであり、従来のようにエツチングレートを変化させ
るなど、複雑な製造プロセスが必要とされない。
第１図の実施例では、さらに、８０１層を形成するのに
必要なシードを、比較的面積的に余裕のある第２の層内
にとることができるという効果もある。この面積的な余
裕は、第２の層上に形成されるトランジスタの数が、従
来と比較して、減少されたことによる。
上記の実施例では、第１の層上にＰＭＯ３電界効果トラ
ンジスタが設けられ、第２の層上にＮＭＯ８電界効果ト
ランジスタが設けられた場合が示されたが、逆に、第１
の層上にＮＭＯ３電界効果トランジスタ、第２の層上に
ＰＭＯ３？Ｉｉ界効果トランジスタを設けても、同様の
効果が得られる。
また、ＳＲＡＭセルを形成するための２つの能動素子層
として、積層化された２を越える能動素子層を有する三
次元半導体集積回路素子中に含まれる、いずれの隣接す
る２つの能動素子層をも選ぶことができる。また、張り
合わせなどの方法により債層化しても同様の効果が得ら
れる。
尚、この張り合わせに関する技術については、１９８７
年に出版された雑誌「応用物理」第５６巻第３号（３７
３頁ないし３７６頁）の“シリコンウェハーの直接接合
″と題された論文に見られる。
［発明の効果］ 以上のように、この発明によれば、積層型スタティック
ランダムアクセスメモリ装置のメモリセルを構成するた
めに、ワード線手段、ビット線手段、およびスイッチン
グ手段を同じ能動素子層上に設けたので、絶縁層を介し
てこれらを接続する必要がない。したがって、積層型ス
タティックランダムアクセスメモリ装置のメモリセルの
占有面積が減少された。これに加えて、その製造プロセ
スをも簡略化することができた。
【図面の簡単な説明】
第１図は、この発明の一実施例を示す積層型ＳＲＡＭの
メモリセル回路の概念図である。第２Ａ図および第２Ｂ
図は、第１図に示されたＳ　ＲＡＭセルの上側および下
側の能動素子層を示す平面図である。第３図は、第１図
に示されたＳＲＡＭセルの上側の能動素子層上に形成さ
れたＬＯＧＯ３を示す断面図である。第４図は、第１図
に示されたＳＲＡＭセルの断面構造の一部を示す断面図
である。第５図は、従来のＳＲＡＭを示す概略のブロッ
ク図である。第６図は、従来のＳＲＡＭのメモリセルを
示す回路図である。第７図は、基板上に平面的に形成さ
れた従来のＳＲＡＭのメモリセル回路を示す概念図であ
る。第８Ａ図ないし第８Ｃ図は、第７図に示されたメモ
リセルを形成するのに必要な３つの層の平面図である。 第９図は、従来の積層型ＳＲＡＭのメモリセル回路を示
す概念図である。第１０Ａ図および第１０Ｂ図は、第９
図に示されたメモリセルを形成するための上側および下
側の能動素子層を示す平面図である。第１１図は、第９
図に示された下側の能動素子層上に形成されるＬＯＧＯ
５を示す断面図である。第１２図は、第９図に示された
メモリセルの断面構造の一部を示す断面図である。 図において、Ｑｌ、Ｑ３、Ｑｌ、Ｑ８はＰＭＯ８電界効
果トランジスタ、Ｑ２、Ｑ４、Ｑ５、Ｑ６はＮＭＯ３７
１Ｓ界効果トランジスタ、３３および３４はビット線、
３５はワード線、５１．５２．５３．５４はスルーホー
ルである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 絶縁層を介して分離された第１および第２の能動素子層
    にわたって形成されたメモリセルを含む積層型スタティ
    ックランダムアクセスメモリ装置であって、 前記メモリセルは、 前記第１および第２の能動素子層にわたって形成された
    フリップフロップ手段を含み、 前記フリップフロップ手段がその共用される入出力が前
    記第１の能動素子層上に設けられ、前記第１の能動素子
    層上に設けられ、前記フリップフロップ手段を入出力制
    御するための信号を与えるためのワード線手段と、 前記第１の能動素子層上に設けられ、前記フリップフロ
    ップ手段にデータ信号を与え、かつ、ストアされたデー
    タ信号を受けるためのビット線手段と、 前記第１の能動素子層上に、かつ、前記フリップフロッ
    プ手段の前記入出力、前記ビット線手段、および前記ワ
    ード線手段の間に設けられ、前記ワード線手段から与え
    られた信号に応答して、前記フリップフロップ手段の前
    記入出力と前記ビット線手段との間を電気的に接続する
    スイッチング手段とを含む、スタティックランダムアク
    セスメモリ装置。
JP63171521A 1988-07-08 1988-07-08 スタティックランダムアクセスメモリ装置 Expired - Lifetime JPH0770623B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63171521A JPH0770623B2 (ja) 1988-07-08 1988-07-08 スタティックランダムアクセスメモリ装置
US07/337,702 US5001539A (en) 1988-07-08 1989-04-13 Multiple layer static random access memory device
KR1019890009743A KR920001078B1 (ko) 1988-07-08 1989-07-08 스태틱 랜덤 액세스 메모리(static ramdom access memory)장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63171521A JPH0770623B2 (ja) 1988-07-08 1988-07-08 スタティックランダムアクセスメモリ装置

Publications (2)

Publication Number Publication Date
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197450A (en) * 1990-12-21 1993-03-30 Honda Giken Kogyo Kabushiki Kaisha Air-fuel ratio control system for internal combustion engine
US5293069A (en) * 1991-11-15 1994-03-08 Ngk Spark Plug Co., Ltd. Ceramic-glass IC package assembly having multiple conductive layers
US5771190A (en) * 1996-02-23 1998-06-23 Nec Corporation Semiconductor static random access memory device having memory cells coupled to discharging line different in potential level to discharging line for write-in circuit
WO2014185085A1 (ja) * 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241204A (en) * 1990-07-25 1993-08-31 Sony Corporation Semiconductor memory
US5145799A (en) * 1991-01-30 1992-09-08 Texas Instruments Incorporated Stacked capacitor SRAM cell
JP3015186B2 (ja) * 1991-03-28 2000-03-06 三菱電機株式会社 半導体記憶装置とそのデータの読み出しおよび書き込み方法
JPH04345992A (ja) * 1991-05-24 1992-12-01 Fujitsu Ltd スタティックｒａｍ
US5243203A (en) * 1991-11-04 1993-09-07 Motorola, Inc. Compact transistor pair layout and method thereof
US5334861A (en) * 1992-05-19 1994-08-02 Motorola Inc. Semiconductor memory cell
JP2665644B2 (ja) * 1992-08-11 1997-10-22 三菱電機株式会社 半導体記憶装置
EP0593865B1 (en) * 1992-09-04 2001-06-06 Mitsubishi Denki Kabushiki Kaisha A semiconductor memory device and a manufacturing method of the same
JPH06140631A (ja) * 1992-10-28 1994-05-20 Ryoden Semiconductor Syst Eng Kk 電界効果型薄膜トランジスタおよびその製造方法
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
KR950021242A (ko) * 1993-12-28 1995-07-26 김광호 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
US5670803A (en) * 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
WO1997036330A1 (en) * 1996-03-28 1997-10-02 Intel Corporation Memory cell design with vertically stacked crossovers
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US7157314B2 (en) * 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP5792918B2 (ja) * 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
US7352199B2 (en) 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6897514B2 (en) 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
KR100678461B1 (ko) * 2004-11-08 2007-02-02 삼성전자주식회사 상부 및 하부 셀 게이트 패턴들과 접촉하는 랜딩 패드를갖는 에스 램들 및 그 형성방법들
US9257152B2 (en) * 2012-11-09 2016-02-09 Globalfoundries Inc. Memory architectures having wiring structures that enable different access patterns in multiple dimensions
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
JP6995481B2 (ja) 2016-01-29 2022-02-04 株式会社半導体エネルギー研究所 ソースドライバ
US10490116B2 (en) 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132467A (ja) * 1984-07-24 1986-02-15 Nec Corp 半導体記憶装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3380548D1 (en) * 1982-03-03 1989-10-12 Fujitsu Ltd A semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132467A (ja) * 1984-07-24 1986-02-15 Nec Corp 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197450A (en) * 1990-12-21 1993-03-30 Honda Giken Kogyo Kabushiki Kaisha Air-fuel ratio control system for internal combustion engine
US5293069A (en) * 1991-11-15 1994-03-08 Ngk Spark Plug Co., Ltd. Ceramic-glass IC package assembly having multiple conductive layers
US5771190A (en) * 1996-02-23 1998-06-23 Nec Corporation Semiconductor static random access memory device having memory cells coupled to discharging line different in potential level to discharging line for write-in circuit
WO2014185085A1 (ja) * 2013-05-14 2014-11-20 株式会社 東芝 半導体記憶装置

Also Published As

Publication number Publication date
KR920001078B1 (ko) 1992-02-01
KR900002330A (ko) 1990-02-28
JPH0770623B2 (ja) 1995-07-31
US5001539A (en) 1991-03-19

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