JPH02216960A - 情報遠隔通信サービスを提供するシステム及び通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｅｌ、序論 Ｅ２．ＤＳＰ構成−概要 Ｅ３．Ｔ−１システム・タイミング Ｅ４．ＤＳＰ動作−概要 Ｅ５．ＤＳＰ構成−詳細 Ｅ６．ＤＳＰタイミング Ｅ６．１．ＤＳＰ対Ｔ−１タイミング Ｅ７．ｌ−ＲＡＭ／Ｄ−ＲＡＭ用途 Ｅ８．ＤＳＰ初１期化 Ｅ９．ＤＳＰ／ホスト・インターフェースＥＩＯ，ＤＳ
Ｐ／ＤＳＰインターフェースＥｌ　１．ＤＳＰ／’Ｔ−
１インターフェースＥ１２．ＤＳＰデータ変換 Ｅｌ２．１、音声帯域データ・モデム Ｅ１２．２．非コード・データ（画像）Ｅｌ２．３．音
声 Ｅｌ３．変換処理におけるメモリの使用Ｅ１４．ＤＳＰ
命令 Ｅ１５．ＤＳＰ処理における命令の使用例Ｆ０発明の効
果 （以下余白） Ａ、産業上の利用分野 この発明は、ディジタル・データ処理センターからセン
ターのタイプタル処理装置のみを使用し、センターで、
多様なユーザー装置に適合するための専用装置または通
信回路を使用する事なく、多様な装置を装備したユーザ
ーに情報サービスを提供することに関する。この発明に
よれば、信号が、処理センターとＴ−１などのディジタ
ル・キャリア・トランク・システムの時間チャネルの間
、及び公衆回線を介してそのトランク・キャリア・シス
テムと遠隔ユーザーの間を流れる。

センターとトランクの間の伝送において、信号は、多様
なユーザー装置に適合するために、全ディジタル・モデ
ム変換によって処理される。

この発明はまた、上述の変換を効率的なリアルタイム形
式で実行するべく、センターとトランクの間のインター
フェースを行うための処理システムに関する。

Ｂ、従来技術 ディジタル信号処理は、異なるパラメータで動作してい
る複数の通信システムをリンクするために使用されてい
る。米国特許第４０１３８４２号はこのタイプの装置を
開示し、これにおいては、時分割チャネルと周波数分割
チャネルの間のディジタル・フィルタ機能を実行するた
めにディジタル信号処理が実行され、これにより、どち
らかのシステムから音声帯域への下方変換信号を作成す
る必要性が回避される。

そのようなプロセッサは、回路サイズが小さくコスト−
が低いので、音声帯域と処理可能な形式の間の音声及び
データ信号の変換を行うために、単一の信号線とデータ
処理センターの間で使用することも考慮されている。

しかし、従来技術は、次に示すような問題に気づいてい
るようには思われない。すなわち、従来技術では、様々
なアナログ及びディジタル信号装置をもつ遠隔ユーザー
に公衆交換回線を介して情報通信サービスを与えるため
には、情報提供者によって送受信される信号をニー°ザ
ー装置の信号特性と合致させるための専用の回路及び装
置が必要であり、また個々のユーザーの信号をアナログ
とデ、イジタルとのあいだで変換する必要があり、この
ような必要性を除去することの意義が従来においては、
気づかれていないのである。

この分野の当業者によって認識されていないように思わ
れるのは、そのような適合化のために装置又は通信回路
を専用に設ける必要はないということであり、また必要
に応じて様々な形式のモデム変換を処理するために適時
に可変的に割当てられた全ディジタル装置から、そのよ
うな専用装置を設けるのと等価な効果が得られるという
事である。

より詳しく述べると、公衆通信回線の現在のユーザーは
、様々な形式の情報（文字数字データ、イメージ・デー
タ、音声など）を様々な形式（例えば、アナログ形式の
音声、対数ＰＶＭディジタル形式の音声又はモデム・デ
ータ、Ｂｅ１ｌ　　２１２Ａデータセツト装置によフて
送信されるようなサイン曲線キャリア発振波形を変調す
るアナログ形式のデータ、ｘ、２１、ｘ、２５、■、２
４などのプロトコル規格に関連する様々なディジタル形
式のデータ）で送受信するための様々な端末装置をもっ
ている。情報サービス（例えば、検索データベース）の
提供者は、−船釣には、ユーザー端末に位置する装置の
タイプに関連する専用の伝送回路と専用の装置を通じて
か、Ｊたは中間的なキャリアによって実行される特殊な
信号形式の変換によって共通の装置及び可変的に割当て
られた伝送回路を通じることによって、加入者にダイア
ル呼び出しするようにリンクをはかる。

憤報捉供者の場合、どの方法もあまり効率的ではない。

すなわち、ユーザー装置に適合させるための専用回路及
び特殊な端末装置、あるいは、キャリアによる特殊な形
式の変換処理は、コストがかかり、このコストはユーザ
ーの負担とならざるを得ないので、情報サービスを魅力
に乏しく市場性に欠けるものとしてしまう。また、専用
回路及び装置は、常に能カー杯まで使用されない傾向に
あるので非効率である。さらに、そのような装置は、デ
ータとボイスメールの統合処理や、データとビデオ会議
の統合処理などの新しいタイプのサービスに適合するの
が困難である。

そのような様々のディジタル・トランクの用途に適合す
ることができるようになることの必要性の価値を認識し
て、本願の発明者は、この発明を構成する適合化システ
ム及び方法を発明するに至ったのである。このシステム
は、（非専用ディジタル処理回路を通じて）異なるタイ
プの全ディジタル信号変換を与えるのみならず、音声及
びデータの統合された全ディジタル処理をサポートする
ことができ、また、コスト節約を果たしつつ、データに
関連する処理をも与える。

Ｃ０発明が解決しようとする問題点 この発明の目的は、ディジタル・データ処理センターか
ら、交換公衆電話回線を通じて、そのセンターのディジ
タル処理装置のみを使用し、センターで、多様なユーザ
ー装置に適合するための専用装置または通信回路を使用
する事なく、多様な装置を装備したユーザーに情報サー
ビスを提供することを可能ならしめる方法及び装置を提
供することにある。

Ｄ０間圧点を解決するための手段 この発明は、公衆遠隔Ｎ信回線中の高速ディジタル・キ
ャリア機能を通じて複数の多様なユーザー端末に情報遠
隔通信サービスを提供するとともに、ユーザー端末装置
に関連する形式で情報を送受信しながら効率的な処理に
最も適合した形式で内部的には同一の情報を維持するよ
うに、ディジタル・キャリアのチャネルに関連して信号
のリアルタイム全ディジタル変換を実行するためのディ
ジタル・データ処理システムに関する。

このシステムは、エンド・ユーザーまたはカスタマに、
可変的に割当て可能なディジタル・キャリア・システム
、例えばノースアメリカン（Ｎｏｒｔｈ　Ａｍｅｒｉｃ
ａｎ）　Ｔ　−１またはＣＥＰＴ（ヨーロッパ郵政及び
逓信連合）によって定められた規格のもとで動作する互
換性のあるヨーロッパの装置などを通じてリンクし、関
連する全ディジタル変換によってユーザー端末の側の様
々な装置に適合する。専用回路を使用しないのでコスト
が節約されるのみならず、本発明は、データ及び音声サ
ービスの統合処理（例えば、ボイスメールの記憶及び転
送）を可能ならしめるとともに、その基本的構成を変更
することなく他のサービスをも包括することができるよ
うに拡張を図り得るものである。

このシステムは、ディジタル信号処理（ＤＳＰ）及びホ
スト処理サブシステムを含む。

このＤＳＰは、ホストとディジタル吻キャリア・チャネ
ルの間のインターフェースを行ない、上述の全ディジタ
ル変換を実行する。ホストは、ユーザーが必要とする基
本的な情報処理サービスを与える。モデム変換たけでは
なく、ＤＳＰは、ホスト上の処理負担を低減するための
他の処理を実行するように適合することがで会、以てサ
ブシステムのより効率的な動作が可能ならしめられる。

キャリア・システムに関しては、ＤＳＰは、ユーザー装
置に直接適合したディジタル形式で信号の送受信を行う
（これにより、ディジタル及びアナログの間の変換後、
信号は、ユーザーの端末で送信されまたは受信可能な信
号に直接対応することになる）。ホストに関しては、Ｄ
ＳＰは、ホスト処理条件に相応する形式で信号を送受信
する。こうして、例えば、文字数字データを表す入来信
号を、Ｂｅ１ｌ　　２１２Ａデータセツトを採用するユ
ーザーから対数ＰＣＭ形式（変調された基準発振周波数
の、ディジタル化されたサンプルを表すような信号）で
受信し、それをキャラクタ・シンボルを直接表すコード
・バイトに変換することが可能である。別の例として、
対数ＰＣＭ形式で量子化された音声サンプルを表す入来
信号を、（ボイスメール適用技術などのための）ホスト
におけるコンパクト記憶に適合した線形予測可能コード
（ＬＰＧ）に変換する事もで参る。

ＤＳＰは双対パイプライン信号プロセッサを特徴化した
ものであり、その一方はホスト・システムどのインター
フェースをはかり、他方はディジタル・キャリア・トラ
ンクとのインターフェースをはかり、その両者は協働し
てディジタル信号変換機能を実行する。

これらの信号プロセッサの特徴として、それらが、ホス
ト・サブシステムによって供給される様々なマイクロプ
ログラム・ロードを通じて、トランク・インターフェー
スにおけるユーザー装置の多様性に適合することに関連
する様々なディジタル・モデム変換のみならず、ホスト
・システムに対して、ホスト・システムによって処理す
るのにより直接適合した形式で情報を提供する傾向にあ
るホスト・インターフェースに関連して他の信号変換及
び「付加価値」処理を実行しつつホスト対応処理動作か
ら負担軽減するように適合可能である、ということであ
る。

ＤＳＰで実行可能な付加価値機能の例として、キャリア
・システムの制御信号サブチャネルから受信した制御情
報のデコーディングと、音声チャネルにおける特殊トー
ンの認識と、トーンの合成と、そのようなトーンの音声
チャネルへの挿入などがある。

さらに別の特徴として、双対信号プロセッサによって共
有されるメモリが、論理的に循環バッファとして構成さ
れ、上述の形式の変換を処理することに関連して特殊な
利点を与えるということがある。関連する特徴として、
そのような循環バッファが、割当てられる変換処理の必
要に応じて調整された変更された長さをもつことができ
る、ということがある。さらに別の特徴は、１つのキャ
リア・チャネルに現在割当てられているバッファを、そ
のチャネルに関連するモデム及びディジタル・フィルタ
変換処理をサポートするように適合することができると
いうことである。

さらに別の特徴は、共有されたメモリが、個別にアクセ
ス可能な命令記憶とデータ記憶部位に構成され、データ
記憶部位のある部分が、上記循環バッファとして論理的
に構成されるということである。

さらに別の特徴は、信号プロセッサの形式的な割りこみ
なくして、信号プロセッサとディジタル・キャリアとホ
スト・インターフェースの間で情報を交換する方法であ
る。

Ｅ、実施例 一比よ−」も隨 第２図を参照すると、共通キャリア電話システム３のＴ
−１サブシステム３．１を介してユーザー・データ端末
１と遠隔情報処理センター２の間でディジタル情報を転
送するための従来技術の遠隔通信装置は、通常、サービ
スすべき最大数のユーザー・チャネルのために、専用の
線毎の装置３を必要とする。回路４乃至６は、その各々
が、マルチプレウス／デマルチプレクス回路４と、アナ
ログ−ディジタル変換回路５と、モデム回路６をもつも
のであり、処理センター２の入出力チャネルと、Ｔ−１
キヤリア・システム３．１の間でディジタル信号を転送
するように動作する。交換公衆回線３から受信されたユ
ーザー信号は、回８４でデマルチプレクスされ、回路５
で伝送されたディジタル形式からアナログ形式に変換さ
れ、モデム回路６によって処理可能なディジタル形式に
変換される（伝送されたディジタル形式と処理可能なデ
ィジタル形式との相違については後述する）。その逆方
向では、ホスト２から受は取られた信号が、処理される
ディジタル形式からアナログ形式に回路６によって変換
され、次に回路５でアナログ形式から伝送可能なディジ
タル形式に変換され、最終的に、回路４で、Ｔ−１伝送
のためにマルチプレクスされる。

伝送可能な形式の信号は、アナログまたはディジタル形
式のどちらかで伝送網３を通じて透過的に処理すること
ができる信号である。Ｂｅ１ｌシステム２１２Ａデータ
セツト装置によって受信し伝送することができるタイプ
の信号、すなわち、ディジタル・データによって変調さ
れるサイン曲線または他のタイプのアナログ信号、また
はそのようなサイン曲線のディスクリートＰＣＭディジ
タル・サンプルが、この形式の信号の例を表す。処理可
能なディジタル形式の信号は、データをより直接にあら
れす信号（すなわち、サイン曲線を変調するためにもと
もと使用されるディジタル・データ、例えば、ディスク
リート文字数字キャラクタをあられすデータ）である。

このように、図示されている構成では、Ｔ−１システム
が２４個までの時分割チャネルを保持することができる
ゆえに、２４個までの専用回路バス４乃至６が必要とな
ることがある。

さらに第２図には、伝送網３と・センター２の間の個別
のアナログ回路バス３．２と、ディスクリート音声信号
バス３．３と、音声メツセージをユーザー電話の組に関
連する圧縮されたディジタル形式で記憶するための公衆
回線と個別の設備７の間の専用ディジタル−アナログ変
換回路１０が示されている。

さて第１図に示されているように、より効率的である本
発明の構成は、全てのユーザー線の集合体１５に効率的
にサービスするために、処理センター１７とＴ−１トラ
ンクの間にディジタル信号プロセッサ１４（以下ＤＳＰ
と称する）を使用する。なお、トランク１６は、Ｔ−１
と指定されているけれども、この発明は、アメリカ合衆
国以外の共通キャリアによって使用それるトランクを含
む他のディジタル・キャリア・システムにもサービスし
得るものであることを理解されたい。こうして、ＤＳＰ
１４及びホスト１７は協働して、第２図の装置の集合体
２．４−７．１０及び専用線３．２及び３．３の通信機
能によって実行される°のと等価な機能をより低いコス
トで達成するものである。このためにＤＳＰ１４を設け
ることと、それの構成と、それの動作方法が本発明を構
成するものであり、それらについて以下詳細に説明する
。

Ｅ２．ＤＳＰの 第３図乃至第６図は、本発明に係るＤＳＰシステムの概
要構成を表す図である。第３図に示すように、このシス
テムは、２つの処理要素２０及び２１（プロセッサＰ１
及びＰ２とも称する）を含み、それらはバス２３及びマ
ルチプレクス回路２４を介してメモリ２４に結合されて
いる。メモリ２２はまた、バス２５を介して、ホスト・
システムからも直接アクセス可能である。プロセッサ２
０及び２１とマルチプレクス回路２４は、ホスト・プロ
セッサがメモリにアクセスしていないとき、時間的にイ
ンターリーブされた様式でプロセッサにメモリにアクセ
スさせるように、タイミング回路２６によって制御され
る。ホスト・プロセッサがメモリにアクセスしていると
きは、ＤＳＰプロセッサは、メモリへのアクセスを禁止
されるが、そのときでもプロセッサは、他の動作（例え
ばデータ操作）は自由に実行することができる。プロセ
ッサ２０及び２１と、ホスト・システムとがＴ−１ネツ
トワークのフレーム・タイミングによってメモリへのア
クセスを調整する方法に２いては、後で詳細に説明する
。

プロセッサ２０及び２１は、ホスト・システムとＴ−１
トランクにリンクするための入出力アダプタ２７をもつ
。好適な実施例では、一方のＤＳＰプロセッサとそのア
ダプタのみが（ＰＬ及びアダプタ２７）ホスト・システ
ムにインターフェースし、他方のＤＳＰプロセッサとそ
のアダプタのみが（Ｐ２及びアダプタ２８）Ｔ−１）ラ
ンクにインターフェースする。ホストがメモリにアクセ
スしていない時は、ＰｌとＰ２が時間的にインターリー
ブされた巡回的なアクセスをメモリに対してもつ。この
ことは、Ｔ−１線上の信号動作によりタイミング回路２
６とこれらの線の間の結合を介してリアルタイムで調整
される。

第４図に示すように、メモリ２２は、個別にアクセス可
能な２つのアクセス部位４０及び４１に分けて構成され
る。部位４０（Ｉ−ＲＡＭ）は、命令を保持し、部位４
１　（Ｄ−ＲＡＭ）は、命令に従い処理されるべきデー
タを保持する。第５図に示すように、Ｐｌ及びＰ２の部
位４０及び４１へのアクセスと、これらのプロセッサの
命令及びデータ上の関連動作は、時間的に互違いになっ
ている。このため、１つのプロセッサがｌ−ＲＡＭから
命令を検索している時に、もう一方のプロセッサが前置
て検索された命令のデコードを開始し、一方のプロセッ
サがＤ−ＲＡＭからデータを検索するときは、もう一方
のプロセッサが前置てフェッチされたデータ上で動作す
る、などである。

各プロセッサ２０．２１は、第６図に示されているよう
にパイプライン構成をもち、カスケード段５０．５１．
５２がそれぞれ、フェッチと、デコーディングと、メモ
リ部位４０に記憶された命令の実行を制御する。

シーケンス制御手段５３は、外部インターフェース（Ｔ
−１またはホスト）または他方のプロセッサに関連して
個々のプロセッサに必要とされる動作に従い段５０によ
ってフェッチされる命令のシーケンスを制御する。

そのような動作は、詳細は後で説明するけれども、−船
釣に、１）特定のＴ−１サブチヤネルに撮送されている
制御情報を、ユーザーとの間でやり取りしている他の情
報から分離すること、２）Ｔ−１チヤネルの間のそのよ
うな他の情報を移動し、後述するようにデータ・メモリ
４１のバ・シファ部分を回転すること、３）Ｔ−１シス
テムによって必要とされるＰＣＩ’ｌ／ｌサンプル形式
と、ホスト・システムの利用に適合する「直接表現」形
式との間で変換を行うために、回転バッファ中の他の情
報を処理すること、を含んでいる。レジスタ５４は、段
５０及び５１の間の過渡的な命令をバッファし、レジス
タ５５は、段５２に印加されるデコードされた制御信号
をバッファする。段５２は、データ・メモリ４１にアド
レスを転送するためのアドレス・バス接続５６と、メモ
リ４１とでデータを交換するためのデータ・バス接続５
７をもつ。

Ｅ３．Ｔ−１タイミング これから説明するＤＳＰ動作の理解に関係があるＴ−１
システム・タイミングのある側面が第７図に示されてい
る。これにおいては、２４個の連続的な時間チャネルの
列が、区切りビット信号Ｙによって分離されて、フレー
ムを形成し、１２個の連続的なフレームの列がスーパー
フレームを形成する。これは、通信技術の分野で広く理
解されている様式である（参考文献：「大容量ディジタ
ル・サービス−チャネル・インターフェース仕様（Ｈｉ
ｇｈ　Ｃａｐａｃｉｔｙ　Ｄｉｇｉｔａｌ　５ｅｒｖｉ
ｃｅ−ＣｈａｎｎｅｌＩｎｔｅｒｆａｃｅ　５ｐｅｃｌ
ｆｉｃａｔｉｏｎ）」アメリカン・テレホン・アンド・
テレグラフ社刊行物６２４１１．１９８３年９月）。同
様のタイミングの配慮は、前述のＣＥＰＴディジタル・
リンク規格にも適用される（参考文献：　ｒＴＤＭキャ
リア：　Ｇ７０３、Ｇ７０４、Ｇ７３３及びＧ７３４の
ためのＣＣＩＴＴ勧告（ＣＣＩＴＴＲｅｃｏｍｍｅｎｄ
ａｔｌｏｎｓ　ｆｏｒ　ＴＤＭ　Ｃａｒｒｉ＠ｒｓ）、
ＣＣＩＴＴレッドブック（ＣＣＩＴＴ　Ｒｅｄｂｏｏｋ
ｓ）、１９８５）。

各チャネルは、８ビツト・スロットをもっ。スーパーフ
レーム６０の５番目のフレームが典型的なものとして参
照ｌ１号６１で示されており、そのフレームの１２番目
のチャネルが典型的なものとして参照番号６２で示され
ている。スーパーフレーム６０の最後の２列に示されて
いるように、区切りビットＹは、フレームによって、Ｓ
及びＴビット・パターンのように異なる。そのようなパ
ターンは、送受信のためにキャリアに同期するために使
用される。各チャネルの８番目のビットＣビット“Ｘ”
）は、その前後関係で可変であり、各スーパーフレーム
の第６番目及び第１２番目以外のフレームでは個々のチ
ャネルの８データ・ビットの最下位ビットとして解釈さ
れ、第６番目及び第１２番目のフレームでは通話接続機
能（例えば、「オン・フック」、「オフ・フック」なと
）を決定するＡ″及び”Ｂ″の通知ビットと解釈される
。

Ｔ−１データ・レートは、毎秒１．５４４メガビツトで
あるので、フレーム・チャネルの公称周期は、５．１８
マイクロ秒である。

後述するように、これはＤＳＰシステムの処理期間より
も長い。よって、各Ｔ−１周期の間に、多くのシステム
動作を行う事ができる。

Ｅ４．ＤＳＰ　　　− 第８図は、ＤＳＰＩ、ＤＳＰ２と、そのホスト及、びネ
ットワーク噛インターフェースの間の守備範囲の区分は
毫示すものである。参照番号８０及び８１で示すように
、ホスト・インターフェースは、ｌ−ＲＡＭ及びＤ−Ｒ
ＡＭを初期化し、その後、ＤＳＰプロセッサが内部診断
を実施し、ホスト信号がネットワークに対する動作を開
始するのをアイドル待機する。ＤＳＰ２と協働して、Ｔ
−Ｉインターフェースにある専用回路８２．８３が入来
信号からクロック及びフレーム信号を抽出する。この情
報を処理すると、専用回路８４は、ネットワーク構成（
例えば、２４チャネル時分割マルチプレクスと単一大規
模情報伝送チャネルとの間のＴ−１使用のトグル）を決
定し、参照番号８５で示す箇所に受信及び送信のための
バッファ・スペースを割り振る。

初期化が完了してネットワークが構成されると、ＤＳＰ
２は、フレーム／スーパーフレーム同期を確立するよう
に動作し、ネットワークから入来する信号の受信及び処
理へと進む。そのような信号の処理としては、サンプル
去れたアナログ波形のディジタル表現としての受信形式
から、処理すべき情報の直接ディジタル表現（文字数字
キャラクタ）への変換がある。これらの機能は、参照番
号８６で示されている。

それと同時に、ＤＳＰＩは、参照番号８８で示すように
、アウトバウンド情報信号の変換処理を開始するために
、専用ホスト・インターフェース回路８７によって与え
られた割りこみに応答する。

Ｅ５．ＤＳＰ構　の−田 第９図は、ＤＳＰシステムの論理構成を示す図である。

処理要素２０及び２１と、タイミング・ネットワーク２
６は、第３図と同一の参照番号をもっており、メモリ要
素４０及び４１は、第４図と同一の参照番号を付されて
いる。ｌ−ＲＡＭ４０は、線９４上でホストによって与
えられる制御信号の指令のもとで、アドレス・バス９０
及びアドレス・バッファ９２を通じて、ＤＳＰシステム
によって使用される命令プログラムの初期プログラム・
ロード（ＩＰＬ）のために、ホスト・システムによって
アドレス可能である。そのようにアドレスされたとき、
線９４上の指令の下で、データ・バッファ９６を介して
ホスト・プロセッサからｌ−ＲＡＭへ命令データが書き
込まれる。

同様に、Ｄ−ＲＡＭ４１は、線１００上でホストによっ
て供給される制御信号の指令のもとで、アドレス・バッ
ファ・レジスタ９８を通じてホストによってアドレス可
能である。そのようにアドレスされた時、Ｄ−ＲＡＭ４
１は、バッファ・レジスタ１０２を介してロードされた
命令プログラムに関連する初期データ・パラメータを受
は取る。制御線１００は、ＯＲ回路１０４を介して、必
要に応じてデータの読み書きを行うためのメモリを用意
するために、メモリ制御ボート１０６に印加される。０
Ｒ１０４は、そのアクセスの間に、ＤＳＰ　１及びＤＳ
Ｐ２から他の読み書き制御入力を受は取る。初期化の間
に、線９４及び１００上の制御信号は、ホストのために
Ｉ及びＤ−ＲＡＭの制御を予め占有するためにＯＲ回路
１０８を通じて渡される。

初期化の後、これらのメモリは、時間インターリーブさ
れたモードでプロセッサ２０及び２１によってアドレス
される。そのような動作においては、マルチプレクサ・
ユニット１０９が、バス１１０上のプロセッサ＃１から
の命令アドレスと、バス１１２上のプロセッサ＃２から
の命令アドレスとを交互に受は取って、それらを命令メ
モリ・ユニット４０に供給する。これが行なわれている
間に、マルチプレクサ１１４は、Ｄ−ＲＡＭのためのア
ドレスを、バス１１６及び１１８を介してそれらのプロ
セッサから交互に受取り、それらをメモリ４１に転送す
る。それと同時に、ＯＲ回路１０４が読み書き制御信号
を制御ボート１０６Ｃ印加して、メモリに関連するデー
タ移動の方向をセットする。

従って、メモリ４０及び４１は、アドレスされた位置と
アドレスしているプロセッサの間で、第９図に示した経
路を介して情報を交換する。命令は、ｌ−ＲＡＭ４０か
らＤＳＰｌへメモリ出力バス１１９とラッチ・レジスタ
１２０を介して転送され、ＤＳＰ２へは、バス１１９と
ラッチ・レジスタ１２１を介して転送される。

読み出し動作に応答して、データは、メモリ出力バス１
２４と、ラッチ・レジスタ１２６と、プロセッサ・デー
タ・バス１３０を介してメモリ４１からＤＳＰ２へ渡さ
れ、メモリ４１からＤＳＰＩへは、メモリ・バス１２４
、ラッチ・レジスタ１３６、バッファ・レジスタ１３８
、及びプロセッサ・データ・バス１４０を介して渡され
る。書き込み動作においては、データは、プロセッサ２
０及び２１からプロセッサ・バス１４０及び１３０と、
マルチプレクサ曇ユニット１４２と、バッファ・レジス
タ１４４とメモリ・バス１２４を介してメモリ４１に転
送される。このユニット１４２は、アドレス・マルチプ
レクサ１１４と同様、のシーケンスでプロセッサに対し
てサービスを交互させるが、それは、書き込まれるべき
データが、丁度適当なアドレス・バスが確立された時に
メモリ入力ボートに到着するように調時して適切に交互
切り換えされる。

プロセッサ２１は、Ｉ１０ユニット１４６と、そのアド
レス及びデータ・バスを介してＴ−１インターフエース
にリンクし、プロセッサ２０は、工１０ユニット１４８
とそのアドレス及びデータ・バスを介してホスト・シス
テムにリンクする。なお、上述のプロセッサ及びメモリ
・アドレスと、データ・バスは、卑−線の如く図示され
ているけれども、実際は複数の並列バス構成であること
を理解されたい。好適なバス・サイズは、命令データは
、２７ビツト、ワーキング・データは、１８ビツト、命
令アドレッシングには１４ビツト、ワーキング・データ
とＩ１０ユニットのアドレスには１５ビツトである。

Ｅ６．ＤＳＰタイミング 第９図及び第１０図を参照すると、タイミング回路２６
は、時間交互巡回的なタイミング信号Ａ、Ｂ％Ｃ，Ｄを
与え、Ａ及びＤを０１・１ＲすることによってＡ＋Ｄが
供給され、Ｃ及びＤ＠ＯＲすることによってＣ＋Ｄが供
給される。Ｂ及びＤは、相対的に逆の接続によってプロ
セッサ２０及び２１に基準として供給され、これにより
プロセッサ２０への信号印加がプロセッサ２１への信号
印加と１８０度位相がずれるようになされる。信号Ｃ＋
Ｄは、Ｃ及びＤの期間の間にプロセッサ２０からｌ−Ｒ
ＡＭ４０ヘアドレス信号を渡すために、マルチプレクサ
１０９を制御する。プロセッサ２１からは、Ａ及びＢの
間に、アドレス信号が渡され、プロセッサ２０は期間Ｂ
にその信号を発生し、プロセッサ２１は期間りにその信
号を発生する。

信号り及びＢは、命令ラッチ・レジスタ１２０及び１２
１にそれぞれ供給され、それらのレジスタは、それぞれ
プロセッサ２０及び２１に命令を供給する。このため、
期間Ｂで最初にプロセッサ２０によってアドレスされる
命令は、続くＤ期間にラッチ・レジスタ１２０にあられ
れ、期間りの間にプロセッサ２１によってアドレスされ
た命令は、続くＢ期間にラッチ１２１に現れる。同様の
交互時間的な関係が、プロセッサ及びメモリ４１のあい
たに確立される。アドレス・マルチプレクサ１１４は、
期間Ａ十Ｂはプロセッサ２１のためのデータ命アクセス
を開始し、期間Ｃ十りにはプロセッサ２０のためのデー
タ・アクセスを開始するように信号Ｃ＋Ｄによって動作
される。プロセッサ２０のそのような動作の間に読み出
されたデータは、時間りでラッチ・レジスタ１３６にラ
ッチされ、プロセッサ２１の場合は、時間Ｂでラッチ・
レジスタ１２６にラッチされる。書き込みデータ・マル
チプレクサ１４２は、時間Ａ＋Ｄで動作して時間Ｂ及び
Ｃでプロセッサ２１からのデータを書き込み、時間Ａ及
びＤでプロセッサ２０からのデータを書き込む。

Ｅ６１．ＤＳＰ　　Ｔ−１タイミング 第１１図は、Ｔ−１チヤネルの周期を循環させるための
、パラメータＡ乃至りによって決定されたＤＳＰサイク
ルの長さを対比するものである。ＤＳＰサイクルは、１
２０ナノ秒の周期で循環し、Ｔ−１チヤネルは、５゜１
８１マイクロ秒の周期で循環する。この上うに、多くの
ＤＳＰ動作を、めいめいのＴ−１チヤネル周期の間に実
行することができる。ＤＳＰプロセッサとＩ１０アダプ
タ・ユニットの間のデータ・バスは、少なくとも８ビツ
ト輻であるので、どちらかのプロセッサがＴ−１チヤネ
ルとの間でデータを転送するためには、めいめいのＤＳ
Ｐデータ・バス上の単一サイクルしか必要でないという
ことが理解されよう。また、そのようなめいめいのバス
転送に要する時間は、Ｔ−１チヤネルの長さに比較して
極めて小さいので、他のプロセッサ動作（制御ｌｌ信号
の抽出、データ・フォーマットの変換など）にほとんど
干渉があたえられることがない、ということも理解され
よう。

Ｅ７．ｌ−ＲＡＭ／Ｄ−ＲＡＭの利用 第１２図は、ｌ−ＲＡＭ及びＤ−ＲＡＭのサイズ及・び
情報内容を示すものである。それはどちらとも１６００
０　（１６Ｋ）アドレス位置をもち、ワード・サイズは
、Ｉ−ＲＡＭで２７ビツト、Ｄ−ＲＡＭは１６ビツトで
ある。

ｌ−ＲＡＭ中の命令及び制御パラメータには、初期化パ
ラメータのための３２ワ一ド部位１８０、ホスト・シス
テム割り込みを処理するための２８８ワ一ド部位１８１
、遠隔ユーザー・モデムに適合するデータ変換のための
７３９ワ一ド部位１８２、送信には並列直列変換を行な
い、受−信には直列並列変換を行うための装置と、標準
データ通信プロトコル（例えば非同期、複同期、５ＤＬ
Ｃ，ＨＤＬＣなど）の必要に応じてバイト整列、エラー
・チエツク、フォーマット、などをの他のプロトコル機
能を実施するための手段を含むＵＳＡＲＴ／ホスト・イ
ンターフェース処理のための１３８ワ一ド部位１８３　
（ＵＳＡＲＴは、インテル８２５１の製品仕様の定義に
よれば、汎用同期または非同期受信／送信機を意味する
）、Ｔ−１インターフエースにリンクするための１３６
ワ一ド部位１８４、（モデム及びＴ−１処理参断のため
の１９２ワ一ド部位と、八−ドウヱア及びバックグラン
ド診断のための２にワード部位を含む）診断部位１８６
、上述の処理で使用されるテーブルを初期化するための
９にワード部位１８６（これは、初期化の後、音声圧縮
などの他の機能のための命令に重なってもよい）、及び
他の雑多な機能のための３．４に部位１８７がある。

Ｄ−ＲＡＭは、現在アクティブである各Ｔ−１チャネル
のための５１２ワ一ド部位、すなわち２４個までのその
ような部位を含み、それは１２２２８ワードまでのスペ
ース１８８を占め、１つのＴ−１線インターフエースを
維持する（２つ以上のＴ−１線との通信を維持するため
に好適な実施例は、１つまたはそれ以上のＩ１０チャネ
ルを分離するためにリンクされた複数のＤＳＰを使用す
ることである。各スペース１８８は、送信及び受信処理
のために割り振られたワーク及びバッファ・スペースを
含む。送受信処理のための機能的な必要条件に応じて、
より多くのスペースを他の機能に割り振るためにトレー
ドオフを行う事もできる。Ｄ−ＲＡＭはさらに、参照番
号１８９で示すように、フィルタ係数や、対数形式と線
形形式の間でデータの変換を行うためのテーブルと、サ
イン曲線キャリア信号関数を発生するのに使用するサイ
ン値ルックアップのテーブルを記憶するための３５１２
ワ一ド部位を含む。Ｄ−ＲＡＭはまた、変換プログラム
によって使用されるリンク変数のための２５６ワ一ド部
位と、伝送処理のための１．５にワード部位１９１と、
送受信通知ビット（第７図に関連して説明済み）のステ
ージングのための５１２ワ一ド部位１９２を含む。

Ｅ８．ＤＳＰ 第１３図を参照すると、ＤＳＰサブシステムは、ステッ
プ１９６乃至２０４で概略的に示されているような処理
で自身を初期化する。ステップ１９６では、ホストがＤ
ＳＰのためのマイクロ命令と制御データをｌ−ＲＡＭに
ロードし、割り込みを通じてＤＳＰに通知する。すると
ＤＳＰ　１及びＤＳＰ２は、割り込みを無効化し、前述
のようにｌ−ＲＡＭに対する交互的なアクセスによって
、そこに含まれているプートストラップ初期化シーケン
スを実行する（ステップ１９７、及び第１２図のスペー
ス１８０を参照）。なお、どちらのＤＳＰも、ｌ−ＲＡ
Ｍに対する共有アクセスを通じて、このシーケンスと他
のシーケンスを同時に実行し、以てめいめいのＤＳＰの
命令に必要なメモリ容量を低減し得ることに留意された
い。

そのあと、ＤＳＰは、ｌ−ＲＡＭスペース１８５（第１
２図）中の命令を使用して自身についての診断を実施し
くステップ１９８）、その完了時点で、その状況をホス
トに知らせる。伺らかの故障があったなら、それは動作
を開始する前に補修される。診断が成功裡に完了すると
、Ｄ−ＲＡＭが初期化され（ステップ１９９）、各ＤＳ
Ｐのための初期プログラム連鎖手続きを確立するために
リンク情報がＤ−ＲＡＭスペース１９０（第１２図）に
セットされる（ステップ２００）。

この時点で、Ｔ−１フレ一ム同期の検索を開始するため
にＤＳＰ２とＴ−１システムの間の論理インターフェー
スに対して要求がなされる（ステップ２０１及び第７図
）。

フレーム同期が検出されると、ＤＳＰに割り込みを通じ
て連絡がなされ（ステップ２０２）、チャネル毎に接続
のネットワーク要求を処理し始める（ステップ２０３）
。この処理において、ＤＳＰ２は、接続要求情報を含む
通知ビット（第７図Ａ、Ｂ）を受取り、それらをワード
にまとめて（第１２図、Ｄ−ＲＡＭスペース１９２）　
、ＤＳＰ　１にそのようにまとめたことを知らせる。す
るとＤＳＰＩは、ホスト・システムに割り込みをかけて
、通知ワードの関連情報をホストに渡す。ホストは、こ
れらのワードを検索して解析し、以て接続を決定し、ネ
ットワークへの転送のためにＤ−ＲＡＭを介してＤＳＰ
に通知情報を渡す。このようにして、接続（Ｔ−１チャ
ネル割当て及び公衆回線を介する交換パス）が確立され
る。また、伝送されているデータと遠隔ユーザー局の装
置のタイプに適切な送受信変換処理を実行するようにＤ
ＳＰをイネーブルするために、各接続毎に適切なプログ
ラム連鎖シーケンスが確立される。

Ｅ９．ＤＳＰ　　ホスト・インターフェース第１４Ａ図
は、データ転送のためのＤＳＰとホストの間の論理イン
ターフェースをあられす。ホストとｌ−ＲＡＭ、２０９
の間の命令転送インターフェース（第９図のブロック４
０）は、アドレス・バッファ２２７と、データ・バッフ
ァ（図示しない）を使用した単純な一方向バス構成であ
る。命令ローディングのための活動のほとんどは、ＤＳ
Ｐが遊休状態であり時間的にクリティカルでないシステ
ム初期化の間に達成される。しかし、Ｄ−ＲＡＭに対す
るデータ転送インターフェースは、ＤＳＰとホストＤＭ
Ａ　（直接メモリ・アクセス）の両方によ７て使用され
、ＤＳＰ活動とのインターフェースがあまり余裕がない
ときに、サイクル・スチールが制槻する。

ホストｔＩＩＩａ１１の下では、データは、ホスト・イ
ンターフェース・ラッチ２１４及び２１６を介して、参
照番号２１１で示すようにホストＲＡＭ２１０及びＤ−
ＲＡＭの間で転送される。なお、ラッチ２１４はアウト
バウンド・データ用であり、ラッチ２１６はインバウン
ド・データ用である。

ホスト制御データ転送の間に、アドレス・レジスタ２２
０を介してホストからＤ−ＲＡＭアドレシング・ボート
２０８へアドレスが送られ、それは、サイクル場スチー
ル曇モードまたは直接アクセス・モードの２つのモード
のうちのどちらかでＤ−ＲＡＭに加えられる。サイクル
・スチール・モードでは、後述するように、ＤＳＰがＤ
−ＲＡＭを使用していない間にデータが転送される。一
方、直接アクセス・モードでは、ＤＳＰアクセスがホス
トによって優先使用（ｐｒｅ−ｅｍｐｔ）される。

明らかに、ＤＳＰサブシステムにおけるバス使用と動作
に関しては、サイクル・スチール・そ−ドのほうが効率
的である。

サイクル・スチールは、次のようにして動作する。すな
わち、各ＤＳＰが（予めｌ−ＲＡＭからフヱツチされた
）命令をデコードす、るとき、ＤＳＰは、Ｄ−ＲＡＭに
対する読み取りあるいは書°き込みアクセスの次のサイ
クルが必要とされるかどうかを判断する。例えば、内部
ＤＳＰレジスタから別のＤＳＰレジスタへのデータ移動
を決定する命令は、ＤＳＰがＤ−ＲＡＭとめ読み書きを
行なうことを要さないので、そのような時には、Ｄ−Ｒ
ＡＭは、サイクル・スチール・アクセスのためにアクセ
ス可能となされる。

そのような時、作用を受けたＤＳＰが参照番号２２９Ａ
で、サイクル・スチール制御論理２２８に「Ｃ８可用」
信号を印加する。これは、Ｄ−ＲＡＭの、サイクル・ス
チール可用性を示す。ＤＭＡ制御１２１２からの要求が
保習であるなら、論理２２８はレジスタ２１４と、レジ
スタ２２０によって決定されたＤ−ＲＡＭ位置との間で
即時にデータを転送することによってその可用性表示に
応答する。

ホストからＤ−ＲＡＭへ行く途中のデータは、その転送
順序で処理されなくてはならず、また、サイクル・スチ
ール書き込み転送は既に書き込まれたＤ−ＲＡＭの位置
に関連する情報を渡す時間の余裕がないので（通常のＤ
ＭＡ転送ではＤＳＰ側でアドレス・カウントを反映させ
るためにアドレス・カウントを更新するための時間があ
る）、各「書き込みサイクル・スチール」転送の完了と
書き込まれたアドレスを自動的に表示するための機構が
必要である。この機構は、ここでは書き込みＣ８完了線
２２９Ｂとバックアップ・バッファ・レジスタ２２４に
よって実現される。線２２９Ｂが活動化されたとき、Ｄ
ＳＰｌは、割り込みを通じて、前に要求された転送が完
了したことを通知される。その完了表示が与えられると
、レジスタ２２０中のＤ−ＲＡＭアドレスがレジスタ２
２４に渡される。ＤＳＰＩは次にこのアドレスを、そこ
からデータを読み出すべ含新しいアドレスとして内部的
に記憶しなくてはならない。ＤＳＰに対する割り込みは
、回路２２６がその割り込みのベクタ・アドレスに分岐
したときクリアされる。

ホスト−ＤＳＰ転送は１ワード（２バイト）または１バ
イト幅のどちらがであるので、ＤＳＰが、サイクル・ス
チール書き込みで転送されたデータの量が１ワードまた
は１バイトのどちらであるかを判断する事ができるよう
にするには、そのようにして転送されたデータを処理す
る際に別の機能が必要である。これに関連する機構は、
バッファ・レジスタ２２４と、ホストＤＭＡが送られる
上方データ・ストローブ（ＵＤＳ）及び下方データ・ス
トローブの構成である。レジスタ２２４は１６ビツト輻
で、レジスタ２２０中の１４ビツト・アドレス噛ワード
がレジスタ２２の中央１４ビツトに転送される。ＵＤＳ
及びＬＤＳはそれぞれ、レジスタ２２４の最高位及び最
低位ビット位置に転送される。１ワードが転送された時
、ＵＤＳとＬＤＳはともに高レベル（１）であり、１バ
イトが転送された時、ＵＤＳが高レベルでＬＤＳが低レ
ベルである。このように、レジスタ２２４の高位及び低
位ビットの値が、ＤＳＰへの完了したサイクル・スチー
ル転送の幅を示す。

ホストとのデータ転送もＤＳＰＩによって制御すること
ができる。Ｄ−ＲＡＭとホストＲＡＭの間のデータ転送
は、アウトバウンド・レジスタ２１５とインバウンド・
レジスタ２１７とを含む複数レジスタを使用してＤＳＰ
Ｉによって制御される。このとき、インバウンド・レジ
スタ２１７は、Ｄ−ＲＡＭからホストＲＡＭへのデータ
を運び、アウトバウンド・レジスタ２１５は、その逆方
向のデータを運ぶ。そのおのおのは、ラッチ制御手段（
図示しない）とタンデム接続された一対のレジスタを有
し、因って任意の時点でその対は、途中の２データ・ワ
ード（各々１６ビツト）を保持する。その図示されてい
ないラッチ制御は、その対の空き具合味たは占有具合を
示す。インバウンド転送が進行中でインバウンド対の、
うちのレジスタの１つが空いていないときは、書き込み
要求がホストＲＡＭに与えられる。同様に、アウトバウ
ンド転送が進行中でアウトバウンド対のうちのレジスタ
の１つが空いているときは、読み取り要求がホストＲＡ
Ｍに与えられる。

前述のように、サイクル・スチール転送は、可能な時は
いつでも、インバウンド転送の閏はレジスタ２１７を充
たし、アウトバウンド転送の間はレジスタ２１５を空に
するために使用される。ＤＳＰＩによって制御されるデ
ータ転送の間に、カウンタが、スケジュールされたバー
スト転送の長さ（ブロック２２３）と、Ｄ−ＲＡＭ　（
ブロック２２５）及びホストＲＡＭ　（ブロック２２１
及び２２２）中の順次的なアドレス位置を追跡記録する
。

追加的なりＳＰ／ホスト・インターフェース論理は複数
の状況レジスタ２１９をもち、これらには、ＤＳＰｌに
よってアプリケ−シリン依存状況情報をロードする事が
できる。ホストは、必要時はそのような状況を読むこと
ができる。割り込みベクタ・ラッチ２１８もＤＳＰＩに
よってロードされ、割り込みアクノリッジ・サイクルの
間にホストに割り込みベクタをロードする。また追加的
なコマンド及び状況レジスタ２１３が、ホスト・プロセ
ッサをしてＤＳＰ付属論理中のエラー状態を監視し、そ
の条件に応じて条件を選択的にリセット又は無視するこ
とを可能ならしめる。

ＥＩＯ，ＤＳＰ／ＤＳＰインターフェース第１４Ｂ図を
参照すると、ＤＳＰＩとＤＳＰ２の間の担当範囲を処理
するデータ信号の分担は次の通りである。すなわち、Ｄ
ＳＰｌは、ホスト・インターフェースの交換とアウトバ
ウンド・データに関連する変換処理を扱い、ＤＳＰ２は
、Ｔ−１インターフエースでのすべての交換とＴ−１か
ら受は取るデータの変換を扱う。処理の分担は、変換処
理の後、一方から他方のプロセッサへ、割り込みによっ
て引き渡される。

ホスト・インターフェースからＴ−１インターフエース
へアウトバウンドするデータに関しては、ＤＳＰＩは、
チャネル・カウンタ（Ｔ−１チヤネル１にある）によっ
て示されるＴ−１チヤネルに関連するアウトバウンド・
データを処理するための命令ルーチン（Ｉ−ＲＡＭ中に
ある）にリンクするようにサイクル・スチール転送が生
じた（動作２３０）というホスト割り込みまたは表示に
反応する。

そのインターフェースから渡されたアドレスまたはアド
レス・ポインタを用いて、ＤＳＰｌは、Ｄ−ＲＡＭ送信
ワークスペース（第１２図参照番号１８８）で見付かっ
た、転送されたばかりのデータにアクセスして（動作２
３１）、チャネル１で処理されているデータのタイプと
、チャネル１に現在リンクされている遠隔ユーザー局で
使用されているモデムのタイプに適切であるデータに変
換するために命令ルーチンにリンクする（動作２３２）
。これらのルーチンにより、チャネル１ワークスペース
のデータが、Ｔ−１伝送に適合するチャネル１バイト・
サンプルを生成しく動作２３３）　、そのサンプルをＤ
−ＲＡＭ中のチャネル１伝送バツフア・スペースへ記憶
するために（動作２３４）　、チャネル１ワークスペー
スが処理される。ＤＳＰＩは次にＤＳＰ２に割り込みを
かける（動作２３５）。

ＤＳＰ２は、Ｔ−１チヤネル１に関連するアウトバウン
ド・データの処理を引き受け、Ｔ−１に対する伝送イン
ターフェースのための命令ルーチンにリンクしく動作２
３６）、ＤＳＰＩによって形成されたデータ・サンプル
をＴ−１チヤネル１に引き渡す（動作２３７）。

ＤＳＰＩによる上述の動作２３０乃至２３５の間に、Ｄ
ＳＰ２は、別のＴ−１チヤネル（ここでは、チャネル１
の前のチャネル、すなわちチャネル２４）のデータを受
信することに専従する。そうするためには、ＤＳＰ２が
Ｔ−１インターフエースで割り込みに反応して、受信処
理ルーチンにリンクする（動作２４０）。その割り込み
で渡されたポインタを使用して、ＤＳＰ２は、現在Ｄ−
ＲＡＭチャネル２４受信バッファにあるデータ・サンプ
ルにアクセスする。次にチャネル２４に関連するデータ
のタイプとリンクされたユーザー構成に適切なｌ−ＲＡ
Ｍ中の変換ルーチンを受は取るようにリンクすると（動
作２４２）　、ＤＳＰ２は受信データ・サンプル上で変
換処理を行ない（動作２４３）　、Ｄ−ＲＡＭチャネル
２４受信ワークスペースでのホスト処理に適したデータ
・バイトを記憶する（動作２４４）。最後に、割り込み
がＤＳＰｌに渡されて、ＤＳＰ　１にＤ−ＲＡＭ位置と
関連のＴ−１チヤネルが報知される。

このことは、ＤＳＰ　１をしてホスト・インターフェー
スのための命令ルーチンにリンクさせ（動作２４６）　
、チャネル２４データ・バイトをホスト・システムに渡
させる（動作２４７）。ホスト及びＴ−１システムのめ
いめいへのデータ転送のためにめいめいの動作２４７．
２３７を完了すると、ＤＳＰＩ及びＤＳＰ２は、処理す
べき次のデータに関連するホスト及びＴ−１割り込みを
待つためのルーチンにリンクし、そのデータのための上
述した処理を繰り返す（動作２４８及び２４９）。

なお、上記の処理で、命令のオーバーヘッドを最小限に
するために、（各チャネルで単一バイトでなく）単一チ
ャネルからブロック・データ（複数バイト）を処理して
もよいことを理解されたい。また、ＤＳＰＩ及びＤＳＰ
２の間の割り込み処理（２３５，２４５）は、実際は互
いに非同期的であり、２つのプロセッサの間の処理の流
れに与える調整は緩やかである。

Ｅｌｌ、ＤＳＰ　　Ｔ−１インタ一フエース第１４Ｃ図
は、ＤＳＰとＴ−１ネツトワークの間のデータ転送イン
ターフェースの関連機能を示す図である。ネットワーク
から受信されたデータはＦＩＦＯ（先入れ先だし）バッ
ファ２６０にステージされ、これらのバッファから受信
順にバス・インターフェース回路２６１に送出され、回
路２６１からＤ−ＲＡＭに送られる。ネットワークに対
してアウトバウンドのデータは、回路２６１を介してＤ
−ＲＡＭからＦＩＦＯバッファ２６２に渡され、それら
のバッファからバッファへの入力順にネットワークに送
られる。これらの転送のためのＤ−ＲＡＭへのアクセス
は、現在のＤＳＰ動作との干渉を最小にするために、第
１４Ａ図の要素２２８に関連して説明したのと同様に、
サイクル・スチール動作によって行なわれる。

前期データ転送動作に関連するＤ−ＲＡＭのアドレシン
グのための回路２６３乃至２６５は、特に関連が大きい
。モード選択／切換回路２６３は、Ｔ−１フレーム帯域
の利用の異なる２つのモード、すなわち、フレームが、
複数のユーザーに割り振り可能な複数のチャネルに時分
割されている「多重チャネル」モード（第７図参照）と
、フレームが、単一のユーザーとの間の単一高速ビット
・ストリームに割り振られている「卑−チャネル」モー
ドに関連する２つの異なるモードにおけるこれらの動作
を保持するための２つのマルチプレクス部位２６３Ａ及
び２６３をもつ。回路２６３Ａ／２６３Ｂに対するアド
レスは、以下で説明する「オフセット」フレーム及びチ
ャネル６カウントであり、これは、「オフセット」送信
と受信チャネルの間で交互するスイッチ回路と、Ｔ−１
リンク上の送受信チャネルとフレームのタイミングに対
応するフレーム・カウント機能を通じて渡される。

ここで使用されている環境では、「オフセット」カウン
トは、個々のＦＩＦ○バッファ・パス２６０及び２６２
中の対応データによって遭遇される遅延を補償する用に
現在受信されているチャネルまたはフレームに関連する
値で調節される。その目的は、オフセット受信（送信）
チャネル及びフレーム・カウントが、瞬間的な値として
、バッファ２６０から出される次のデータ・バイトがそ
こから受信された（あるいは、バッファ２６２への次の
データバイトがそこへ送られることになる）Ｔ−１上の
チャネル及びフレーム・タイム・スロットの数に対応す
べきである、ということである。こうして、もし受信さ
れたデータ・バイトをバッファ２６０を通じて渡すため
に必要な時間が５１−１チャネル周期に等しいなら、そ
のバイトのオフセット・チャネル・カウントはＮ−５で
あり、ここでＮは、現在受信されているＴ−１タイム・
スロットの数であり、Ｎ−５は、バイトが実際に受信さ
れたタイム・スロットの数を表す。

同様に、データ・バイトをチャネルＭに送出するために
は、バッファ２６２中への入力に関連するオフセット・
カウントは、Ｎ＋ｊであり、ここでＮは、現在送信され
ているデータ・バイトの数であり、ｊは、現在バッファ
２６２中で送信されるのを待っているデータ・バイトの
数である。このように、Ｄ−ＲＡＭとのサイクル・８ス
チール転送においては、受信バッファ２６０への書き込
みと送信バッファ２・６２からの読み出しのために、Ｔ
−１ネツトワーク・インターフェースで非オフセット・
カウントが使用され、他のインターフェースでは、受信
バッファ２６０へのｉ！参込みと送信バッファ２６２か
らの読み出しのために、オフセット・カウントが使用さ
れる。

回路２６３によってＤ−ＲＡＭに渡されるアドレスは、
上記オフセット・カウントのうちの選択された機能であ
り、その選択は、Ｔ−１使用モードに依存する。多重チ
ャネル・モードにお、いては、オフセット・フレーム・
カウントは、マルチプレクサ回路２６３Ａに対する入力
の最下位（ＬＳＢ）アドレス・ビット位置に加えられ、
そのオフセット・カウントは、その回路の最高位（ＭＳ
Ｂ）アドレス・ビット位置に加えられる。このモードで
回路２６３Ａに加えられるアドレス項は、追加的なオフ
セット値（図示しない）と結合された時、Ｄ−ＲＡＭワ
ークスベース位置１８８に形成された循環バッファ内の
バイト位置をアドレスするために使用される（第１２図
参照）。チャネル・カウントは、このモードでは最高位
アドレス・ビットを形成するので、連続的なチャネルに
送受信されるデータは、互いに５１２ワ一ド位置たけオ
フセットされたＤ−ＲＡＭ位置で読み書きされる。また
、このモードでは、フレーム・カウントが最下位ビット
を形成するので、連続するフレーム中の同一のチャネル
で読み書きされるデータ・バイトは、Ｄ−ＲＡＭ中の連
続的なバイト位置から読み書きされる。このように、各
データ・チャネル中のデータは、そのチャネルに割当て
られた５１２ワード・スペース内の連続的な位置にステ
ージされ、後で説明、する必要なモデム変換とディジタ
ル・フィルタ変換のためのスペース内で直接操作する事
ができる。

単一チャネル高速モードでは、回路２６３Ｂを通じてア
ドレスが形成され、ここでは、チャネル・カウントがＬ
ＳＢを形成し、フレーム・カウントがＭＳＢを形成する
。このように、このそ−ドでは、Ｔ−１フレームの連続
的なチャネル・スロットに送受信され、単一ユーザー・
ビット−ストリームを表すバイトが、Ｄ−ＲＡＭスペー
ス１８８中の連続的なバイト位置との間で読み書きされ
る。

２６３Ｃでのモード選択信号は、多重チャネルと高速単
一チャネル。モードとの間で選択を行なう。２６３Ｄに
おける「サイクル可用」信号は、サイクル◆スチール・
アクセスのためのＤ−ＲＡＭの可用性を示すものであり
、回路２６３の選択されたモード、すなわち選択２６３
Ａまたは２６３Ｂを通じてアドレスをゲートする。この
ように、データはＴ−１リンクとＤ−ＲＡＭの間でサイ
クル・スチール・モードで選択され、ＤＳＰによって同
時に実行されている処理動作にはほとんど干渉を与えな
い。また、ネットワーク・インターフェース中の優先付
は論理（図示しない）が、どの機能がデータ転送に可用
な次のサイクルを使用することになるのかを決定するた
めに、送受信機能のためのオフセット・カウントを比較
する。

Ｅ１２．ＤＳＰデータ 第１５乃至１８図は、単純な文字数字データからイメー
ジをあられすデータ（非コード化データ）及び音声に亘
るさまざまなタイプのデータに適用される変換処理をあ
られす。

これらの処理については次に説明する。

Ｅ１２．１．”　帯　データ・モデム 第１５図を参照すると、全ディジタル形式のコヒーレン
ト位相シフト・キー・モデムの複製動作のための典型的
な機能は、受信された（Ｔ−１）信号上の動作２７０と
送信すべｉｔ（”最上の動作２７１を有する。これらの
動作の順序け、参照番号２７２で示されている。

動作２７０は、受信されたデータ信号を対数から線形に
変換するための動作２７３を含む。その対数形式は、（
遠隔）トランク・オペレータによって送信されたアナロ
グ波形の量子化され圧縮されたサンプルをあられし、線
形形式は、それと同一のアナログ形式の直接処理可能な
サンプルをあられす。変換動作２７３の結果は、２７４
でＡＧＣ（自動利得制御）処理を受け、そのあと信号機
能の実部（２７５Ａ）及び虚数部（２７５Ｂ）のディジ
タル・フィルタリングが続く。

必要なら、２７６で等化（イコライズ）が行なわれる（
イコライズは、公衆回線の音声グレード線に導入された
スペクトル歪を補償するために使用され、−船釣には、
２４００ビット／秒程度の高いボーレートで伝送された
信号にのみ必要である） フィルタされた信号は次に２７７でキャリア回復処理を
受け、そのあと２７８で復調処理が行なわれる。処理２
７８によって作成された信号は、スライス／デコード処
理２７９にかけられ（これは、処理のための最大信号レ
ベルが得られるシンボル期間の中心を見出すとともに、
検出された位相シフトを伝送されたデータをあられすビ
ットにデコードするように働く）、そのあとデスクラン
ブル処理２８０（これは、伝送の際に適用されたスクラ
ンブル処理の逆である）とプロトコル処理２８１（８ビ
ツト・バイト境界に対する処理の同期化と、エラー・チ
エツクの役目を果たす）が続く。プロトコル処理の結果
は、データ処理アプリケ−シリンに直接適合する形式で
データ信号を表すものであり、ホスト・システムへと転
送される。

伝送処理２７１は、逆プロトコル処理と、それに続くス
クランブル処理２９１（もしデータ・パターンが反復し
てもデータ伝送がランダムに生じることを補償するよう
に、受信側でのタイミング回復を向上させる役目を果た
す）と、それに続くエンコード処理２９２（ビットのグ
ループを伝送すべき対応位相シフトに変換する役目を果
たす）と、それに続く変調処理２９３を有し、そこで参
照番号２９４で導入されたキャリア発振の同期化された
形式が、エンコード処理の出力と結合される。変調処理
の出力は、参照番号２９５Ａ及び２９５Ｂで示す実部と
虚部のディジタル・フィルタリング２９５にかけられ、
そのあとレベル制御処理２９６と、Ｔ−１伝送に適合す
るデータ信号をもたらし公衆回線の遠隔アナログ部分を
通じて処理される線形／対数変換が続く。

ｌ−ＲＡＭに対する初期マイクロコードのロードは、典
型的には、コード・セグメントと、複数のモデム・タイ
プを扱うためのサブルーチンを含む。そのようなすべて
のサブルーチンｌ−ＲＡＭに同時に存在するので、各チ
ャネルに対する適切なセグメントの割当てを制御するた
めにそれらをプログラム・フロー中のメインの部分内で
正しい順序にリンクすることは簡単である。これを達成
するために、各チャネルのデータ・セグメントは、リン
クのために使用される複数の位置を割当てられている。

すなわち、その１つの位置は、次のチャネルのデータを
処理する際に使用すべきｌ−ＲＡＭ中のプログラム・セ
グメントを指し示し、別の位置がその処理で使用すべき
データ・セグメントを指し示す。このようにして、適当
なセグメントを各活動チャネルに割り振るために必要に
応じて変更することができる連鎖（チエイン）を構築す
ることができる。明らかに、（同一の処理を実施するた
めの必要に応じて）チエイン中に同一のプログラムが複
数回あられれてもよく、非活動チャネルは、そのチエイ
ン中で迂回することができる。

Ｔ−１フレーム（第７図）内のＡ及びＢ通知ビットは、
オン−フック及びオフ−フック状態を示すものであり、
新しいチャネルが活動的になったときにチエインを変更
するために管理バックグランド・プログラムによって使
用される。すなわち、入来通話が新しいリンクの追加を
生じさせた時、そのようなリンクを正しい処理シーケン
スに入れるためにポインタがチエイン中に挿入され（１
８８、第１２図）、一方、通話が終了したときにそのポ
インタが除去される。

最も単純な場合には、全てのチャネルが同一の処理を使
用する（再入可能なポインタをもつ同一のセグメント）
。複数の異なる処理の場合、チャネル毎に、処理の割り
振りが複数の方法でなされ得る。固定割り振りがなされ
ることがあり、この場合、チャネル１乃至Ｍがプロセス
Ａ、を使用し、チャネルＭ乃至ＮがプロセスＢを使用す
る等である。ｌ５ＤＮ（統合サービス・ディジタル・ネ
ットワーク）ニおいては共通信号チャネルはすべてディ
ジタルであり、アナログ・チャネルに関連する変換処理
をセットアツプするための信号を搬送することができる
。第３の、そしてより柔軟性に富む代替構成は、初期訓
練期間の間に受信した信号に基づき必要な変換処理のタ
イプを決定する事である。多くのモデムは、複数速度オ
プシリンを提供し、通常、その線の他端の伝送速度を決
定するためのステップを、そのスタートアップ手続キ定
含む。モデムのなかには、１つの変調タイプから別の変
調タイプに切り換わるものもある（例えば、位相シフト
またはＰＳＫから周波数シフトまたはＦＳＫ） ホスト・インターフェースでは、当面のＤＳＰ付属装置
を制御するように制御ブロックの構成を配置することが
できる。その付属装置を初期化しさまざまなフレーム・
フォーマット・オプシッンを選択するために、構成制御
ブロックが使用される事もある。また、特定のチャネル
を活動化し、その用途と関連する変換処理を決定するた
めにチャネル制御ブロックが使用されることもある。も
し外部に電話をかけることが必要なら、この制御ブロッ
クがダイヤルされるべき番号を含むようにしてもよく、
その番号は、ＤＳＰ中で、ネットワークに伝送するため
に適切な形式のダイヤル・インパルスに変換される事に
なる。

各活動チャネルには個別のチャネル・サービス制御ブロ
ックが使用される事になる。

チャネルが活動化される時、データ辱バッファのための
ホストＲＡＭスペースを確保するために送信及び受信制
御ブロックが使用されることになる。そのような制御プ
ロ・ンクの個別のチエインは、適当なバッファ空間が常
時利用可能であることを保証するために各活動チャネル
毎にセットアツプすることができる。もしホストが、特
定のアプリケージ５ンの構成に基づき、必要な変換処理
について予備知識をもりでいるなら、活動化されつつあ
るチャネルの処理をセットアツプするためにチャネル・
サービス制御ブロックを使用することができる。そうで
ないなら、受４言されつつある信号のタイプを検出する
ためにある処理をセットアツプすることができ、その処
理は、その情報に基づき適切な処理に対するリンクを与
える。

上述の動作自体はディジタル・データ処理機能として新
規ではなく、本願によって特許請求されるものではない
。新規であるのは、言うまでもなく、そのような処理を
本発明のコンテキストの範囲で適用した、ということで
あり、そこでは、さまざまな装置をもつユーザーに対し
てリンクするために、ホスト・システムと公衆回線多重
インターフェースとの間でアナログ信号のディジタル化
されたサンプルが渡され、ホストとキャリア・インター
フェースの間で必要なモデム変換が全ディジタル様式で
実行される（すなわち、アナログ−ディジタル変換器な
どが不要になる）。ここで使用されるディジタル通信技
術については多くの文献に説明がある。代表的なものを
掲げると、 １、「ディジタル及びアナログ通信システム（Ｄｉｇｉ
ｔａｌ　ａｎｄ　Ａｎａｌｏｇ　ＣｏｍｍｕｎＩｃａｔ
ｌｏｎ　５ｙｓｔｅ！Ｉｓ　）Ｊ％に、Ｓ、シャンムガ
ム（Ｓｈａｎｍｕｇａｍ）著、シリン・ワイリー・アン
ド・サンズ（Ｊｏｈｎ　Ｖｉｌｅｙ　＆　５ｏｎｓ）刊
、１９７９゜２、「ディジタル信号処理（Ｄｉｇｉｔａ
ｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ）ｖ、　　Ａ
、Ｖ、オツベンハイム（Ｏｐｐｅｎｈｅｉｍ）及びＲ，
Ｗ、シエーフ７−　（Ｓｃｈａｆｅｒ）著、プレンティ
ス−ホール（Ｐｒｅｎｔｉｃｅ−Ｈａｌ　ｌ）刊、１９
７５゜ 特定の機能は、次のものに述べられている。

１、ＡＧＣ：ｒ適応ディジタル自動利得制ｉｌｌ　（Ａ
ｄａｐｔｉｖｅ　ｄｉｇｉｔａｌ　Ａｕｔｏｍａｔｉｃ
　Ｇａ１ｎ　Ｃｏｎｔｒｏｔ）Ｊ、　　Ｇ、Ｔ、デービ
ス（Ｄａｙｉｓ）、ＩＢＭテクニカル・ディスクロジャ
・プルティン、Ｖ。

１．２７、Ｎ　ｏ　、　１０　Ｂ　、　１９８５年３月
、６３３４ページ。

２、キャリア回復：「同期的データ伝送システムにおけ
るキャリアー位相トラッキング（Ｃａｒｒｉｅｒ−Ｐｈ
ａｓｅ　Ｔｒａｃｋｉｎｇ　ｉｎ　Ｓｙｎｃｈｒｏｎｏ
ｕｓＤａｔａ−Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｓｙｓｔｅ
ｍｓ）＊ｚ　　Ｈ，Ｐ、ケーサ−（Ｋａｅｓｅｒ）、Ｉ
ＢＭリサーチ・レポートＲＺ８１２．１／２５／７７刊
。

３、変調／復調器：「高速データ・モデムのマイクロプ
ロセッサによる実現（旧ｃｒｏｐｒ。

ｃｅｓｓｏｒ　ＩｍｐｌｅｍｅｎｔａｔＩｏｎ　ｏｆ　
ＨＩｇｈ−Ｓｐｅｅｄ　ＤａｔａＭｏｄｅｍｓ）」、Ｐ
、Ｊ、バンガーウエン（ＶａｎＧａｒｖａｎ）他、ＩＥ
ＥＥ通信会報（Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｃｏｍ
ｍｕｎｉｃａｔｌｏｎｓ）、Ｖｏｌ、　２／７７．２３
８乃至２５０ページ。

４、送信及び受信フィルタ：「帯域制限チャネル上のデ
ータ伝送のための最適ＦＩＲ送信及び受信フィルタ（Ｏ
ｐｔｉＩｌｕｍ　ＦＩＲＴｒａｎｓｍｉｔｔｅｒ　ａｎ
ｄ　Ｒｅｃｅｉｖｅｒ　Ｆｉｌｔｅｒｓ　Ｆｏｒ　Ｄａ
ｔａ　Ｔｒａｎｓｍ［５ｓｉｏｎ　０ｖｅｒ　Ｂａｎｄ
−Ｌｉｍｉｔｅｄ　Ｃｈａｎｎｅｌｇ）ハＩＥＥＥｆｌ
信会報（Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｃｏ＋ｕ＋ｕ
ｎｉｃａｔｉｏｎｓ）、Ｖａｔ、　８／８２，１９０９
乃至１９１５ページ。

Ｅ１２．２　　　コード　イメージ）データ第１６図は
、このシステムで非コード（イメージまたはファクシミ
リ）データ信号がどのように処理されるかを示す図であ
る。

ネットワークに送信するためにホストによって供給され
たイメージ゛またはビデオ・データは、場合によっては
３５０で圧縮され、第１５図に示すように、３５１で変
調処理にかけられる。オブシ５ンとしての圧縮は、遠隔
ユーザーで利用可能な装置に依存する。圧縮の目的は、
もし圧縮を行なわないなら伝送を維持するために必要と
なるであろう帯域を減少させることにある。

その逆方向では、ネットワークから受信したビデオ・デ
ータが３５２で復調され（このタイプの処理としては第
１５図参照）、もし圧縮形式であるなら復調された信号
は、３５３で伸張にかけられる。なお、圧縮された形式
の送信は、ユーザーのオブシッンであることに留意され
たい。

ビデオ圧縮／伸張は、「符号理論の発展における重要論
文（Ｋｅｙ　Ｐａｐｅｒｓ　ｉｎ　ｔｈｅ　Ｄｅｖｅｌ
。

ｐｍｅｎｔ　ｏｆ　Ｃｏｄｉｎｇ　Ｔｈ、ｅｏｒｙ）」
１９７４、Ｅ。

Ｒ，バールカンプ（Ｂｅｒｌａｋａｎｐ）　編（Ｉ　Ｅ
　Ｅ　Ｅ出版シリーズからのりプリント選集）を参照。

Ｅ１２．３　　′声 ネットワークとホストの間の音声の処理は、第１７図に
示されている。典型的なホスト・アプリケーションは、
メツセージの記憶と転送、ホスト（またはホスト周辺機
器にある）メツセージを記憶するためにユーザー／加入
者に通話を経路指示することを必要とする、料金ペース
の電話応答サービス、およびそのようなメツセージをユ
ーザーの要求に応じてユーザーに転送することがある。

そのようなアプリケ−シリンでは、ホスト記憶は圧縮形
式であり、ネットワーク伝送信号は、３６０及び３６１
で示されるように伸張されることになる。

音声信号の圧縮及び伸張アルゴリズムは、「音声符号化
（Ｓｐｅｅｃｈ　Ｃｏｄｉｎｇ）＊、Ｊ、Ｌ。

フラナガン（Ｆｌａｎａｇａｎ）著、ＩＥＥＥ通信会報
（Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｃｏｍｍｕｎｉｃａ
ｔＩｏｎｓ’）、’Ｉｏｌ。

Ｃｏｗ−２７Ｎｏ、４．７１０乃至７３７ページ、１９
７７年４月を参照。

Ｅ１３．　換　　におけるメモリの使 前述の時分割ディジタル・モデム・アプリケーション及
び動作でのＤ−ＲＡＭの使用が第１８図に示されている
。この図は、受信変換処理を示すものである（第１２及
び第１５図参照）。送信変換処理動作の処理も、Ｄ−Ｒ
ＡＭの伝送バッファ及びワークスペース区画について［
ａ２のメモリの使用を行なう。

この図に示されているように、Ｔ−１の代表的チャネル
ｎ、に関連して、Ｄ−ＲＡＭ中のスペース３８０及び３
８１がそれぞれ受信バッファ及び受信ワークスペースと
して割当てられる。チャネルｎに受信されるデータは、
チャネルｎ及びフレーム・カウントに関連するチャネル
・カウントの制御のもとで、３８２に示すように受信デ
ータ・バッファ中にロードされる。順次的なフレーム中
のデータは、容量カウンタ（図示しない）で決定される
開始位置で始まり、そのスペースが一杯になるまで続く
このスペース中の速続的なバイト位置ヘロードされる。

これが生じると、容量カウントは初期位置を指し示すよ
うに巡回し、処理は、新しい受信データが、以前に受信
されバッファφスペースに現在記憶されているデータ上
に上書きされるように継続する。

バッファ・スペースが充たされるにつれて、ＤＳＰ２は
、アプリケ−シラン維持チャネルｎの処理によってｌ−
ＲＡＭ中のディジタル・フィルタリング処理３８４へと
導かれ、前述のようにフィルタされた出力を発生しはじ
める。

復調されたデータがスペース３８１Ａから抽出されてゆ
くにつれて、それのコピーが、３８４で示すように、デ
ィジタル・フィルタリング用に留保されているスペース
３８１Ｂに書き込まれる。スペース３８１Ｂに関しては
、チャネルｎアプリケ−シリンが、ディジタル・フィル
タ処理のためのルーチン３８５を呼び出す。スペース３
８５は、フィルタされたデータを抽出するためにデータ
が反復的に通される別個の再循環遅延線として有効に処
理される。

フィルタされたデータがスペース３８１Ｂの内容から抽
出されるにつれて、そのデータは、最終データが形成さ
れるまで、他の処理（第１５図）のためにワークスペー
スの別の部分に移動される。最終データは、抽出順にホ
スト・システムへ転送するためにチャネルｎのワークス
ペースのさらに別の部分にステージされる。

Ｅ１４．ＤＳＰ命令 次に示す表は、ＤＳＰ命令のタイプをリストするもので
ある。以下において、「ＲＲ」という略号はレジスタ対
レジスタを表し、ｒＲＩＪという略号はレジスタ即値を
表し、’ＲＸＪという略号はレジスタ修飾を表し、ｒＲ
８Ｊという略号はレジスタ対記憶を表す。

レジスタ ＡＩ（Ｒ ＨＲＰ ＨＲＶ ＨＲ ＨＲ ＨＲＣ ＨＲＮ ＨＲＰ レジスタ ｒｌ。

（ＲＲ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、、ｒ２ ＾ Ｈ／Ｗレジスタ 加算 Ｈ／Ｗレジスタ 正値加算 Ｈ／Ｗレジスタ 飽和付き加算 Ｈ／Ｗレジスタ 比較 Ｈ／Ｗレジスタ ロード Ｈ／Ｗレジスタ ロード、１の補 数 Ｈ／Ｗレジスタ ロード、２の補 数 Ｈ／Ｗレジスタ ＯＧ ＯＧＭ ＡＸ ＡＸＭ ＨＲ ＨＲＵ ＩＮ ＩＮＭ ＨＲ ＯＰ ＨＲ ＮＯＰ ＩＧＭ ＨＲ 対数 対数の大きさ 最大 最大の大きさ Ｈ／Ｗレジスタ 乗算 Ｈ／Ｗレジスタ 乗算符号なし 最小 最小の大きさ Ｈ／Ｗレジスタ 論理積 無動作 ｒ　１　＋　ｒ　２Ｈ／　Ｗレジスタ 論理和 保護された無動 作 符号 Ｈ／Ｗレジスタ ｒｌ、　　ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ｒｌ、ｒ２ ＨＲＶ ＡＨＲ ＡＨＲＰ ＡＨＲＶ ＨＲ ＮＨＲ ＯＨＲ ＳＨＲ ５ＨＲＶ ｒｌ、ｒ２Ｈ／Ｗレジスタ 飽和付き減算 ｒｌ、ｒ２　　Ｈ／Ｗレジス タ・テスト加算 ｒ　１　＊　ｒ　２　　Ｈ／　Ｗレジスタ正値テスト加
算 ｒｌ、ｒ２Ｈ／Ｗレジスタ 飽和付きテスト 加算 ｒｌ　　　　　Ｈ／Ｗレジス タ・テスト ｒ−１，ｒ２　　Ｈ／Ｗレジス タ・テスト論理 積 ｒ　１　＃　ｒ　２　　Ｈ／　Ｗレジスタ・テスト論理 和 ｒｌ、ｒ２Ｈ／Ｗレジス タ・テスト減算 ｒ　１　＊　ｒ　２　　Ｈ／　ＷレジスタＸＨＲＣ ＨＲＣ ＡＨＲ ＨＲ ＳＨＲ レジスタ ＨＡ 飽和付きテスト 減算 ｒｌ、ｒ２　　Ｈ／Ｗレジス タ・テスト排他 的論理和、１の 補数 ｒｌ、ｒ２　　Ｈ／Ｗレジスタ 排他的論理和、 １の補数 ｒｌ、ｒ２　　Ｈ／Ｗレジス タ・ゼロ及び加 算 ｒｌ　　　　　Ｈ／Ｗレジス タ・ゼロ ｒｌ、ｒ２　　Ｈ／Ｗレジス タ・ゼロ及び減 算 ＲＩ　　命令 ｒ　１．ｄ　（ｉｄｘ）　　Ｈ／Ｗ アドレス・ロード ＡＨＲ レジスタ修飾 ＡＬ ＡＬ　　Ｉ ＢＳ Ｃ ＣＩ ＦＯＲ ＦＯＲＩ ｒ　　１　、　　ｉ　ｒｎｒｎ　　　　　　　Ｈ／Ｗレ
ジスタに即値ロード （ＲＸ）命令 ｄ（ｉｄｘ）　　　　　無条件 分岐 ｄ（ｉｄｘ）　　　　　分岐及 びリンク ｄ　（ＣＤＢ）　　　　　分岐及 びリンク間接 マスク、ｄ　（ｉｄｘ）ビット 選択分岐 マスク、ｄ　（ｌｄｘ）条件分 嵯 マスク、Ｏ（ＣＤＢ）書き込 み禁止条件分岐 ｄ、（ｉｄｘ）　　　　フォア グランド無条件分岐 ０　（ＣＤＢ）　　　　　フォア グランド無条件分 岐、書き込み禁止 ＢＩＰＡＲｄ　（ｉｄｘ）　　　　　間接プログラム・
アドレス 読み取り分岐 ＢＩＰＡＷ　　ｄ（ｉｄｘ）　　　　　間接プログラム
φアドレス 書き込み分岐 ＢＬＥＸ　　　ｄ　（ｉｄｘ）　　　　　無条件分岐、
レベル脱出 ＩＣｒｌ＊　ｄ　（ｉｄｘ）　　キャラクタ挿入 ＩＣＭ　　　　ｒｌ、マスク、ｄ　（ｌｄｘ）マスクの
下でのキャラクタ挿入 ＬＣｒｌ、ｄ　（ｉｄｘ）　　キャラ クタ−ロード ＬＣＭ　　　　ｒｌ、マスク、ｄ　（ｉｄｘ）マスクの
下でのキャラクタ・ロード ＬＨｒｌ、ｄ　（ｉｄｘ）　　記憶か らＨ／Ｗロード ＳＴＨｒｌ、ｄ　（ｉｄｘ）　　記憶へＨ／Ｗ格納 レジスタ Ｅ Ｈ Ｌ ８Ｍ ＮＥ ’ＢＮＨ ＮＬ ＮＮ ＮＯ ＮＰ ＮＺ Ｏ Ｐ Ｙ Ｙ Ｚ ＥＩ 飾拡　（ＲＸ） ｄ　　（ｉｄｘ） ｄ（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ（ｉｄｘ） ｄ（ｉｄｘ） ｄ　　（ｉｄｘ） ｄ　　（ｉｄｘ） ０　　（ＣＤＢ） ム 分岐等しい 分岐高 分岐低 分岐混合 分岐等しくない 分岐高でない 分岐低でない 分岐負でない 分岐１でない 分岐正でない 分岐ゼロでない 分岐１ 分岐正 分岐オーバーフ ロー 分岐キャリー 分岐等しい 分岐等しい書 き込み禁止 ＨＩ ＬＩ ＭＩ ＮＥ　　Ｉ ＮＨＩ ＮＬ　　Ｉ ＮＮＩ ＮＯＩ ＮＰ　　Ｉ ＮＺＩ ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） ０　　（ＣＤＢ） 分岐高置き込 み禁止 分岐低置き込 み禁止 分岐混合書き 込み禁止 分岐等しくな い書き込み禁止 分岐高でない 書き込み禁止 分岐低でない 書き込み禁止 分岐負でない 書き込み禁止 分岐１でない ！き込み禁止 分岐正でない 書き込み禁止 分岐ゼロでな い書き込み禁止 ＢＯＩ　　　Ｏ（ＣＤＢ）　　　分岐１書き込み禁止 ＢＰＩ　　　Ｏ（ＣＤＢ）　　　分岐正置き込み禁止 ＢＶＩ　　　Ｏ（ＣＤＢ）　　　分岐オーバーフロー書
き込み禁止 ＢＹＩ　　　Ｏ（ＣＤＢ）　　　分岐キャリー書き込み
禁止 ＢＺＩ　　　Ｏ（ＣＤＢ）　　　分岐等しい書き込み禁
止 ムパイプライン　Ａ（ＰＩ ＰＩ　　ｃｅ＜ｒｌ、ｒ２＞、ＭＨＲ＜ｒ３、ｒ４＞ ＰＩ　　ＬＢＩ＜ｒｌ、ｉｍｍ　［（１ｄｘ）］　＞＊
　ｃ３＜ｒ２．ｒ３＞ ＰＩ　　ＬＢＩ＜ｒｌ、ｉｒｎｍ　［（ｉｄｘ）］　＞
、ｃｅ＜ｒ２．ｒ３＞、ＭＨＲ ＜ｒ４．ｒ５＞ ＰＩ　　ＬＨ＜ｒｌ、ｄ（ｉｄｘ）＞、ｃｅ＜ｒ２．ｒ
３＞ ＰＩ　　ＬＨ＜ｒｌ、ｄ　（ｉｄｘ）＞、ｃｅ＜　ｒ　
２　ｌｒ　３　＞　＊　Ｍ　ＨＲ＜　ｒ　４　＊　ｒ５
〉 ＰＩ　　ＳＴＨ＜ｒｌ、ｄ　（ｉｄｘ）＞、ｃｏ＜ｒ２
．ｒ３＞ ＰＩ　　ＳＴＨ＜ｒｌ、ｄ　（ｉｄｘ）＞、ｃｅ　＜　
ｒ　２　＊　ｒ　３　＞　ｅ　Ｍ　ＨＲ＜　ｒ　４　＊
ｒ５＞ の定義（ＤＣ） ＤＣＡ（アドレス） ＤＣＣ’ストリング１ ＤＣＦ’値。

ＤＣ）（’値。

ＤＣＶ（アドレス） ＤＣＸ’値。

己億の定義（ＤＳ） ＤＳ　　　　　Ａ ＤＳ　　　　　　　　Ｃ ＤＳ　　　　　　　　Ｆ ＤＳ　　　　　　　　）（ Ｒ１５，ＤＳＰ　　　における　４の 以下に示すのは、モデム変換のためのルーチンの一部を
実現するために上記命令がどのように使用されているか
を示す例である。

これは、３２タツプＦＩＲフイルタを実現するセグメン
トの例である。係数は、ＲＡＭ中で００００から００６
３までにある（バイト・アドレスは、インデックス・レ
ジスタＲＯに基づく）。

このデータ・サンプルは、ＲＡＭ中に００００から００
６３までにある（バイト・アドレスは、インデックス・
レジスタＲ４に基づく）。これらのデータ・サンプルは
、Ｒ４を使用して循環インクリントによりフィルタ・パ
イプラインを通じてシフトされる。ＲＯ及びＲ４のどち
らのインデックス・レジスタも初期化され、Ｒ４は、’
ＦＬＴＲＩＮＪがコールされる前に、高レベル・ルーチ
ンによって循環的にインクリメントされる。この例は、
そのルーチンがロードされ、フィルタ出力がＲ２中に残
された時に、パイプラインの第１の位置に既にロードさ
れているものと仮定する。

ＦＬＴＲＩＮ　Ｃ５ＥＣＴ ＣＡＲＲＹ　ＵＨＬＯＣＫ ＰＩ　　ＬＨ＜Ｉｉ！１．０００（ＲＯ）＞、ＺＨＲ＜
Ｒ６＞　　！ＬＤ　　［００ＰＩ　ＬＨ＜Ｒ５，０６２
（Ｒ４）＞、ＺＨＲ＜Ｒ２＞　＊ＬＤ　ＤｏｏＰＩ　　
ＬＨ＜Ｒ３，００２（ＲＯ）＞、ＨＯＰ＜Ｏ＞＜ＭＨＲ
＜Ｒ１，ＲｘＨ〉 ＊ＬＤ　　ＤＯＩ；　　ＨＯＯネＤＯＯＰＩ　　ＬＨ＜
Ｒ５，０６０（Ｒ４）＞、ＨＯＰ＜Ｏ＞＜ＭＨＲ＜Ｒ１
，ＲＨＸ＞ ＊ＬＤ　ＤＯｌｉ　ＨＯＯ＆ＤＯＯ ＰＩ　　ＬＨ＜Ｒ１，００４（ＲＯ）＞、ＭＨＲ＜Ｒ３
，ＲＸＨ＞　　＊ＬＤＨ０２； ＨＯ１＊ＤＯＩ ＰＩ　ＬＨ＜Ｒ５，０５８（Ｒ４）＞、ＡＨＲ＜Ｒ２，
ＲＭＨ＞、ＭＨＲ＜Ｒ３，ＲＸＨ＞ ！Ｌ　ＤＣ２；ＨＯＩネＤｏｔ ＰＩ　　ＬＨ＜Ｒ３＞、００６（Ｒ４）＞、ＭＨＲ，ｉ
！１．ＲＸＨ＞　　＊ＬＤ　　ＲＯ３； ＊Ｈ０２ネＤ０２ ＰＩ　　ＬＨ（Ｒ５，０５６（Ｒ４）＞、ＡＨＩｉ＜Ｒ
２，ＲＭＨ＞、ＭＨＲ（Ｒ１，ＲＸＨ＞　　　８Ｌ　　
ＤＯ３；ＨＯ２＊ＤＯ２ＰＩ　　ＬＨ＜Ｒ１，０６０（
ＲＯ）＞、Ｍ）ＩＮ＜Ｒ３，ＲＸＨ＞　　＊ＬＤＨ３０
；　　Ｈ２９１２９ ＰＩ　　ＬＨ＜１５．００２（Ｒ４）＞、ＡＨＲ＜Ｒ２
，ＲＭＨ＞、ＭＨＲ＜Ｒ３，ＲＸ）Ｉ＞　　＊Ｌ　　Ｄ
３０；）１２９＊Ｄ２９ＰＩ　　ＬＨ＜Ｒ３，０６２（
ＲＯ）＞、ＭＨＲ＜Ｒ１，ＲＸ）Ｉ＞　　＊ＬＤＨ３１
；　　）１３０＆Ｄ３０ ＰＩ　　ＬＨ＜Ｒ５，０００（Ｒ４）＞、ＡＨＲ＜Ｒ２
，ＲＭＨ＞、ドＨＲ，Ｒ１，ＲＸＨ＞　　＊Ｌ　　０３
１；Ｈ３０＊Ｄ３０ＰＩ　　ＨＯＰ＜０＞、ＭＨＲ＜Ｒ
３，ＲＸＨ＞　　＊　　Ｈ３１ｊＤ３１ＰＩ　　ＡＨＲ
＜Ｒ２，ＲＭＨ＞、ＭＨＲ＜Ｒ３，ＲＸ）Ｉ＞　　　　
８８３１ネＤ３１ ＰＩ　　ＨＯＰ＜０＞ＭＨＲ＜Ｒ３，ＲＸＨ＞　　＊Ａ
ＣＣＬＯＷ；ネＮ０Ｐ ＢＦＯＲ００（ＩＬＲ）　　　　ネＲＥＴＵＲＮ　　Ｔ
ｏ　　ＭＡＩＮＡＩＲＲ２，ＲＭ）Ｉ　　　　　＊Ａｃ
ｃ　　ＨＩＧＨＥＮＤ　　ＦＬＴＲＩＮ 貞」Ｌ９Ｊ１昨 Ａ、プログラム・フロー制御 一分岐 一条件的分岐 一すブルーチン呼び出し 一サブルーチンからのリターン Ｂ、メモリ参照 一メモリ（またはＩ１０ボート）読み取り一メモリ（ま
たはＩ１０ボート）書き込み一命令メモリから即値ロー
ド Ｃ，ＡＬＵ −算術（加算、減算、相補） 一輪理（ＡＮＤ＝　ＯＲ，ＸＯＲ，５ＮＯＲ）−他の特
殊命令（飽和、テスト、クリア）−レジスタからレジス
タへの移動 り８乗算 Ｅ、上記Ｂ、Ｃ，及びＤの並列結合 （命令毎にＩＦＩＲフィルタ・タップ可能） 近代的なアルゴリズム＝　（データ）ａＸ（係数）１１
によって要求されるＦＩＲフィルタの「積の和」の計算
を実行する際の典型的な用法は次の通りである。

差至ユ皇皿　　　　東見 データ１０−ド 係数２０−ド　　　１ｘ２ データ３０−ド　　２ｘ°３゜ ＡＬＵ ＲＡクリア ＲＢクリア 乗算出力を ＲＡに加算 乗算出力を ＲＢに加算 乗算出力を ＲＡに加算 乗算出力を ＲＢに加算 乗算出力を ＲＡに加算 乗算出力を ＲＢに加算 係数４０−ド　　　３ｘ４ 係数５０−ド　　　４ｘ５ 係数６０−ド 係数Ｎロード ｘ６ （Ｎ＋１）　　ｘ　　Ｎ （フィルタ出力 時間Ｔ） ＲＡを記憶 （フィルタ出力時間Ｔ＋１）　　ＲＢを記憶１０発明の
詳細 な説明したように、この発明によれば、時分割ディジタ
ル・キャリアとデータ処理センターの間のインターフェ
ースを与えるとともに、遠隔ユーザー・インターフェー
スにおける装置の制約条件と処理センターの処理条件と
の間の適合を図るための高速変換及びディジタル・フィ
ルタリング機能を提供するシステムが提供される。

【図面の簡単な説明】

第１図は、本発明のシステムの概要ブロック図、 第２図は、従来技術のシステムの概要ブロック図、 第３図は、ＤＳＰシステムの概要ブロック図、 第４図は、ＤＳＰシステムのメモリ構成の図、 第５図は、ＤＳＰシステムの２つのメモリ部位によるメ
モリ番アクセスのタイミングを示す図、 第６図は、ＤＳＰシステムの書く処理部位のパイプライ
ン構成を示す図、 第７図は、ＤＳＰが接続されるディジタルＴ−１システ
ム上のフレーム及びスーパーフレームのタイミングを示
す図、 第８図は、ＤＳＰシステム内の処理機能分担を図式的に
示す図、 第９図は、ＤＳＰシステムの論理構成要素を示すブロッ
ク図、 第１０図は、第９図におけるタイミング信号を示す図、 第１１図は、ＤＳＰシステムがＴ−１チャネル周期に関
連して調時される様子を示す図、 第１２図は、ＤＳＰシステムの命令メモリ及びデータ・
メモリ区画の容量と内容を示す図、 第１４Ａ、１４Ｂ及び１４Ｃ図は、ＤＳＰシステム内で
信号が交換される様子を示す図、 第１５図は、モデム変換が達成される様子を示す図、 第１６図は、キャリアとホスト・プロセッサの間で非コ
ード画像情報を処理する様子を示す図、 第１７図は、キャリアとホスト・プロセッサの間で音声
情報を処理する様子を示す図、第１８図は、ＤＳＰシス
テムのデータ・メモリ部分の論理構成を示す図である。 出願人　インターナシラナル・ビジネス・マシーンズ・
コーポレーシリン 代理人　弁理士　山本仁朗（他１名） 第１Ｉｉ 第４Ｗｌ ｊ［３Ｍ ｃＪ 第５図 ｊＩｅ図 Ａ 〔◆０ 第１４Ａ図 Ｏ５Ｐ　１ ＤＳＰ２ 第１４Ｂ図 ！信４＃に施 送イ息ＩＩＩｋ　賎 ホストへ フヒーレシトイ立相シフト・キー・七テ“ムの４８第１
６図

Claims (2)

【特許請求の範囲】
1. （１）情報処理センターと、該情報処理センターと公衆
   交換電話回線を通じて該情報処理センターに遠隔的にリ
   ンクされた様々な装置を装備した複数のユーザー端末と
   の間に情報遠隔通信サービスを提供するためのシステム
   において、 （ａ）上記情報処理センターを上記公衆電話回線とリン
   クし、上記ユーザー端末の上記様々な装置の特性に従っ
   て異なるディジタル化対数ＰＣＭ信号機能をもつ少なく
   とも１つの時分割多重ディジタル・キャリア・トランク
   と、 （ｂ）上記情報処理センターを上記トランクに接続し、
   信号を上記ユーザー端末の様々な装置に関連する様々な
   信号形式で上記トランク上の時間チャネルと交換し、信
   号を上記情報処理センターの情報処理条件に関連する形
   式で上記センターと交換し、上記情報処理センターと上
   記トランクの間の途中の信号を個別に関連する形式に変
   換するための全ディジタル信号処理手段とを具備する、 情報通信システム。
2. （２）情報処理センターと、該情報処理センターと公衆
   交換電話回線を通じて該情報処理センターに遠隔的にリ
   ンクされた様々な装置を装備した複数のユーザー端末と
   の間に情報遠隔通信サービスを提供するためのシステム
   において、 （ａ）上記情報処理センターにあるホスト・データ・シ
   ステムと、 （ｂ）上記情報処理センターを上記公衆電話回線とリン
   クし、上記ユーザー端末の上記様々な装置の特性に関連
   する様々な特性をもつアナログ信号の量子化されたサン
   プルを表示するディジタル化対数ＰＣＭ信号機能をもつ
   少なくとも１つの時分割多重ディジタル・ キャリア・トランクと、 （ｃ）上記情報処理センターにあって、上記ホスト・シ
   ステムと上記トランク上の時間 チャネルとの間でデータ及び制御信号を転送し、上記ホ
   スト・システムと上記トランク・チャネルの間の途中の
   データ信号上で、上記ユーザー端末で直接受信可能な形
   式で上記トランク上にデータを伝送するためのデータ信
   号を与えるとともに、上記情報処理センターの処理アプ
   リケーションに直接適合する形式で上記処理システムに
   よって処理されるべきデータ信号を与えるようにモデム
   変換を実行するための全ディジタル信号処理手段を具備
   し、 （ｄ）上記信号処理手段は、第１及び第２のディジタル
   信号プロセッサ（ＤＳＰ）と、上記第１及び第２のＤＳ
   Ｐと上記ホスト・システムに接続され、上記第１及び第
   ２のＤＳＰによって使用されるべき命令を保持するとと
   もに、上記ホスト・システムから上記ＤＳＰのための命
   令プログラム・ロードを受領するためのランダム・アク
   セス命令記憶メモリ （Ｉ−ＲＡＭ）と、上記第１及び第２のＤ ＳＰと上記ホスト・システムに接続され、上記第１及び
   第２のＤＳＰによってアクセスされるべきデータを保持
   するとともに、上記ホスト・システムと上記トランクの
   間でデータを交換するように接続されたランダム・アク
   セス・データ記憶メモリ（Ｄ−ＲＡＭ）をもち、 （ｅ）上記Ｉ−ＲＡＭと上記Ｄ−ＲＡＭは交互的なサイ
   クルが通常に上記第１及び第２のＤＳＰにインターリー
   ブされた形式で割当てられるように巡回的なアクセス機
   能を有し、もって各ＤＳＰが他方のＤＳＰに割り込みを
   かけ、もしくは動作を遅延させることなく Ｉ−ＲＡＭから命令を読み出し得るとともに各ＤＳＰが
   他方のＤＳＰに割り込みをかけ、もしくは動作を遅延さ
   せることなくＤ−ＲＡＭからデータをフェッチしあるい
   はＤ−ＲＡＭにデータを書き込むことができるようにな
   されており、さらに （ｆ）上記ＤＳＰと上記Ｄ−ＲＡＭと上記ホスト・シス
   テムと上記トランクに接続され、上記Ｄ−ＲＡＭへのア
   クセスのサイクルが上記どちらのＤＳＰによっても要求
   されていない時を判断し該サイクルを上記ホスト・シス
   テムまたは上記トランクのどちらかに割当てるためのサ
   イクル・スチール制御手段を具備し、以て上記ホスト・
   システムと上記Ｄ−ＲＡＭとの間、及び上記トランク及
   び上記Ｄ−ＲＡＭの間でＤＳＰの動作を低下させずそれ
   に割り込まない効果をもつサイクル・スチール・モード
   でデータを交換できるようにしたことを特徴とする、 情報通信システム。