JPH0221698B2 - - Google Patents
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- Publication number
- JPH0221698B2 JPH0221698B2 JP58030166A JP3016683A JPH0221698B2 JP H0221698 B2 JPH0221698 B2 JP H0221698B2 JP 58030166 A JP58030166 A JP 58030166A JP 3016683 A JP3016683 A JP 3016683A JP H0221698 B2 JPH0221698 B2 JP H0221698B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- signal
- resolution
- prescaled
- count value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はカウンタ装置、特に計数値に応じて分
解能を変化できるようにしたカウンタ装置に関す
る。
解能を変化できるようにしたカウンタ装置に関す
る。
カウンタ装置は、デジタル技術の分野におい
て、２つの事象間の経過時間や事象の出現数を測
定するために使用される。カウンタ装置におい
て、測定範囲（レンジ）（計数器中に記憶できる
最大計数値）と、分解能（計数器中に記憶できる
２個の連続した事象間の最小間隔、または測定量
の最小変化）が問題となる。
て、２つの事象間の経過時間や事象の出現数を測
定するために使用される。カウンタ装置におい
て、測定範囲（レンジ）（計数器中に記憶できる
最大計数値）と、分解能（計数器中に記憶できる
２個の連続した事象間の最小間隔、または測定量
の最小変化）が問題となる。
理想的に云つて、測定範囲（レンジ）が広く、
長期間の時間隔や非常に多くの事象が測定でき、
また分解能が高く、時間隔が短かくてもその間で
計数値が変化できることが望ましい。
長期間の時間隔や非常に多くの事象が測定でき、
また分解能が高く、時間隔が短かくてもその間で
計数値が変化できることが望ましい。
従来のカウンタは、測定範囲と分解能とを同時
に考慮して或る決められた特性を持つものが多
い。計数器の桁数を一定と考えた場合、測定範囲
を広くすると分解能を犠性にする必要があり、逆
に、分解能を高くすると測定範囲を犠性にしなけ
ればならない。従つて、単一のカウンタで広い測
定範囲と高い分解能との両方を達成することはで
きず、もしもそうするには桁数を極端に大きくし
なければならず、このことは、一層のメモリーを
必要とする上に複雑でしかも値段が高くなる。
に考慮して或る決められた特性を持つものが多
い。計数器の桁数を一定と考えた場合、測定範囲
を広くすると分解能を犠性にする必要があり、逆
に、分解能を高くすると測定範囲を犠性にしなけ
ればならない。従つて、単一のカウンタで広い測
定範囲と高い分解能との両方を達成することはで
きず、もしもそうするには桁数を極端に大きくし
なければならず、このことは、一層のメモリーを
必要とする上に複雑でしかも値段が高くなる。
本発明の実施例によると、カウンタの分解能は
記憶された計数値の大きさに依存して変化する。
換言すると、計数値が小さい間は分解能は高く、
そして計数値が多くなるにつれて分解能は低くな
る。従つて、測定範囲が広くなり、また測定範囲
が狭い（例えば低周波数の測定）場合には高い分
解能が得られる。
記憶された計数値の大きさに依存して変化する。
換言すると、計数値が小さい間は分解能は高く、
そして計数値が多くなるにつれて分解能は低くな
る。従つて、測定範囲が広くなり、また測定範囲
が狭い（例えば低周波数の測定）場合には高い分
解能が得られる。
カウンタの分解能は、複数個の選択可能な分解
能を与えるプリスケーラによつて決定される。セ
レクタは計数器の上位複数桁の計数値を監視し、
そしてその計数値に応答して、有用な分解能の１
つをプリスケーラから選択する。
能を与えるプリスケーラによつて決定される。セ
レクタは計数器の上位複数桁の計数値を監視し、
そしてその計数値に応答して、有用な分解能の１
つをプリスケーラから選択する。
他の実施例では、計数値の非同期サンプリング
を行なうためにグレーコード（交番２進コード）
計数器が使用される。別な実施例では、上位複数
桁の内容のある組合せと関連させて測定範囲を分
割することによつて、最大分解能において有効な
測定範囲を効果的に増大させている。カウンタの
リセツトは、カウンタの計数値に依存して行なわ
れる。以下図面を用いて本発明を説明する。
を行なうためにグレーコード（交番２進コード）
計数器が使用される。別な実施例では、上位複数
桁の内容のある組合せと関連させて測定範囲を分
割することによつて、最大分解能において有効な
測定範囲を効果的に増大させている。カウンタの
リセツトは、カウンタの計数値に依存して行なわ
れる。以下図面を用いて本発明を説明する。
第１図は本発明の一実施例によるカウンタ装置
のブロツク図である。計数器１００は、入力線路
１０２に生ずる事象または時間信号を測定する。
説明の都合上、線路１０２は、計数器１００が時
間隔を表わす値を計数するように、25メガヘルツ
のクロツク源に接続されているものと仮定する。
のブロツク図である。計数器１００は、入力線路
１０２に生ずる事象または時間信号を測定する。
説明の都合上、線路１０２は、計数器１００が時
間隔を表わす値を計数するように、25メガヘルツ
のクロツク源に接続されているものと仮定する。
なお、時間隔ではなくて、線路１０２の信号に
依存して計数器１００が事象の数（例えば周波
数）を計数すると考えてもよい。
依存して計数器１００が事象の数（例えば周波
数）を計数すると考えてもよい。
計数器１００は、例えば、２進カウンタであ
る。第１図に示すように、上位桁複数ビツトは計
数器出力の左側に現われ、そして下位桁複数ビツ
トはその右側に現われる。上位桁複数ビツトがス
ケール制御ビツトとして選ばれ、そしてセレクタ
１０４を制御するのに使用される。20ビツト２進
計数器とした場合、スケール制御ビツトとして、
計数器１００の上位３ビツトが選ばれる。このス
ケール制御ビツトは２個の機能果し、その値は計
数値の１部分を構成すると同時に、適切な分解能
を選択するのに使用する情報をセレクタ１０４に
与える。
る。第１図に示すように、上位桁複数ビツトは計
数器出力の左側に現われ、そして下位桁複数ビツ
トはその右側に現われる。上位桁複数ビツトがス
ケール制御ビツトとして選ばれ、そしてセレクタ
１０４を制御するのに使用される。20ビツト２進
計数器とした場合、スケール制御ビツトとして、
計数器１００の上位３ビツトが選ばれる。このス
ケール制御ビツトは２個の機能果し、その値は計
数値の１部分を構成すると同時に、適切な分解能
を選択するのに使用する情報をセレクタ１０４に
与える。
プリスケーラ１０６は、幾つかの異なる信号を
セレクタ１０４に与える。各信号は、線路１０２
の信号をプリスケールした信号であり、例えば、
線路１０２上に一定数の信号（事象）が発生した
後に発生する１個のパルスである。第１図では４
個のスケール化された信号が示されているが、他
の数の信号を発生するようにしてもよい。
セレクタ１０４に与える。各信号は、線路１０２
の信号をプリスケールした信号であり、例えば、
線路１０２上に一定数の信号（事象）が発生した
後に発生する１個のパルスである。第１図では４
個のスケール化された信号が示されているが、他
の数の信号を発生するようにしてもよい。
セレクタ１０４は、スケール制御ビツトの値に
応答し、線路１０２の信号か又はプリスケーラ１
０６からプリスケールされた信号のうちの１つを
選択する。そして選択された信号は線路１０８を
介して計数器１００に印加され、計数器１００の
計数値を増加する。
応答し、線路１０２の信号か又はプリスケーラ１
０６からプリスケールされた信号のうちの１つを
選択する。そして選択された信号は線路１０８を
介して計数器１００に印加され、計数器１００の
計数値を増加する。
第２図は第１図に示したセレクタとプリスケー
ラの詳細ブロツク図である。セレクタ１０４は、
線路１０８を経て計数器１００に与えられる予定
の信号を、５つの入力線路の１つから選択する。
計数器１００からのスケール制御ビツト信号は、
前記選択を制御するため線路１１０に与えられ
る。線路１０２は、元のすなわちスケールされて
ない信号を運び、線路２１２，２１４，２１６お
よび２１８はプリスケールされた信号を運ぶ。ス
ケール制御ビツトが変化し、計数器１００の計数
値が増加したことが示されると、セレクタ１０４
は、計数器１００の分解能を下げるべくプリスケ
ールされた信号を選択し、測定範囲を広げるよう
動作する。一方計数値が少ない場合には分解能を
高くするように動作する。
ラの詳細ブロツク図である。セレクタ１０４は、
線路１０８を経て計数器１００に与えられる予定
の信号を、５つの入力線路の１つから選択する。
計数器１００からのスケール制御ビツト信号は、
前記選択を制御するため線路１１０に与えられ
る。線路１０２は、元のすなわちスケールされて
ない信号を運び、線路２１２，２１４，２１６お
よび２１８はプリスケールされた信号を運ぶ。ス
ケール制御ビツトが変化し、計数器１００の計数
値が増加したことが示されると、セレクタ１０４
は、計数器１００の分解能を下げるべくプリスケ
ールされた信号を選択し、測定範囲を広げるよう
動作する。一方計数値が少ない場合には分解能を
高くするように動作する。
４つのスケーラ２２０，２２２，２２４および
２２６はそれぞれプリスケールされた信号を与え
る。各スケーラは、例えば、２進プル・スルー・
計数器で良い。例えば、スケーラ２２０は３ビツ
ト・スケーラ２２２，２２４および２２６は７ビ
ツトで構成される。この組合せにより、８，１０
２４，１３１０７２および１６７７７２１６の係
数およびスケールされない元の信号によるプリス
ケーリングを可能にする。よつて５つの異なる分
解能が、セレクタ１０４によつて選択できる。な
おこのプリスケーリング係数は特定の応用に適合
するように選ぶことができ、またプリスケーリン
グ係数の数は変えても良い。
２２６はそれぞれプリスケールされた信号を与え
る。各スケーラは、例えば、２進プル・スルー・
計数器で良い。例えば、スケーラ２２０は３ビツ
ト・スケーラ２２２，２２４および２２６は７ビ
ツトで構成される。この組合せにより、８，１０
２４，１３１０７２および１６７７７２１６の係
数およびスケールされない元の信号によるプリス
ケーリングを可能にする。よつて５つの異なる分
解能が、セレクタ１０４によつて選択できる。な
おこのプリスケーリング係数は特定の応用に適合
するように選ぶことができ、またプリスケーリン
グ係数の数は変えても良い。
論理回路２２８は、スケーラ２２０〜２２６の
リセツトを制御するのに使用される。即ち、或る
指定された時間において使用されていないスケー
ラをリセツト状態に保持し、各々が選択された時
点ではそのスケーラが余計な計数値を持たないよ
うにして、その計数値の不正確さを防止してい
る。論理回路２２８はワイピング・スイツチの如
く機能する装置で良く、セレクタ１０４にて現に
選択されているスケーラに後続するスケーラをリ
セツトする。スケール制御ビツトは線路１１０を
介して論理回路２２８にも与えられているので、
リセツト状態は、選択されたプリスケール係数に
応答して変えられる。
リセツトを制御するのに使用される。即ち、或る
指定された時間において使用されていないスケー
ラをリセツト状態に保持し、各々が選択された時
点ではそのスケーラが余計な計数値を持たないよ
うにして、その計数値の不正確さを防止してい
る。論理回路２２８はワイピング・スイツチの如
く機能する装置で良く、セレクタ１０４にて現に
選択されているスケーラに後続するスケーラをリ
セツトする。スケール制御ビツトは線路１１０を
介して論理回路２２８にも与えられているので、
リセツト状態は、選択されたプリスケール係数に
応答して変えられる。
第３図は計数器のリセツト装置を付加した本発
明の他の実施例によるカウンタ装置のブロツク図
である。計数器自体のリセツトは計数値に依存し
て行なわれる。デコーダ３３０は、計数器１００
から複数ビツトの信号を受ける。そして計数器１
００がリセツトされる状態に計数値が到したと
き、信号を線路３３２上に発生する。ANDゲー
ト３３４は、線路３３２の信号および線路３３６
のリセツト指令に基づいて動作するので、計数器
のリセツトはデコーダ３３０の動作に依存する。
意味のあるデータを損失しないために、計数値が
小さいときにはリセツトしない方がよい。例え
ば、デコーダ３３０は、計数器の計数値が最高分
解能レンジでのフル（full）計数値の半分以下の
状態ではリセツトしないように動作する。
明の他の実施例によるカウンタ装置のブロツク図
である。計数器自体のリセツトは計数値に依存し
て行なわれる。デコーダ３３０は、計数器１００
から複数ビツトの信号を受ける。そして計数器１
００がリセツトされる状態に計数値が到したと
き、信号を線路３３２上に発生する。ANDゲー
ト３３４は、線路３３２の信号および線路３３６
のリセツト指令に基づいて動作するので、計数器
のリセツトはデコーダ３３０の動作に依存する。
意味のあるデータを損失しないために、計数値が
小さいときにはリセツトしない方がよい。例え
ば、デコーダ３３０は、計数器の計数値が最高分
解能レンジでのフル（full）計数値の半分以下の
状態ではリセツトしないように動作する。
本発明の他の実施例として、２進計数器の代り
にグレーコード（交番２進コード）計数器を使用
してもよい。20ビツト計数器を使用すると仮定し
て、グレーコードは以下のようにして形成され
る。ビツトをb0〜b19と定義し、b0は最も右側、
即ち最下位桁ビツトとする。計数値が変化するた
びに変化するビツトb0の右側に別な制御ビツト
を、そしてその制御ビツトの右側に一連の零を想
定する。制御ビツトは、ビツトb-1と考えられる。
従つて、グレー・コードを構成するためのルール
は以下のようになる。即ちもしもbo-1＝１でそし
てbo-1の右側の全ビツトが零であれば、ビツトb0
〜b19のうちのビツトboが変化する。
にグレーコード（交番２進コード）計数器を使用
してもよい。20ビツト計数器を使用すると仮定し
て、グレーコードは以下のようにして形成され
る。ビツトをb0〜b19と定義し、b0は最も右側、
即ち最下位桁ビツトとする。計数値が変化するた
びに変化するビツトb0の右側に別な制御ビツト
を、そしてその制御ビツトの右側に一連の零を想
定する。制御ビツトは、ビツトb-1と考えられる。
従つて、グレー・コードを構成するためのルール
は以下のようになる。即ちもしもbo-1＝１でそし
てbo-1の右側の全ビツトが零であれば、ビツトb0
〜b19のうちのビツトboが変化する。
グレーコードを構成すると有効である。なぜな
らば、スケール制御ビツトに選ばれた上位複数ビ
ツトは、そのビツトの右側のフイールドが１に続
く零か又はすべて零であるときにのみ変化するか
らである。したがつて、スケール制御ビツトが変
化しそしてセレクタが新しい分解能を選ぶとき、
最も右側の複数ビツトはすべて、新しい分解能で
の計数を開始する以前に零からスタートする。
らば、スケール制御ビツトに選ばれた上位複数ビ
ツトは、そのビツトの右側のフイールドが１に続
く零か又はすべて零であるときにのみ変化するか
らである。したがつて、スケール制御ビツトが変
化しそしてセレクタが新しい分解能を選ぶとき、
最も右側の複数ビツトはすべて、新しい分解能で
の計数を開始する以前に零からスタートする。
グレーコードは、それが計数値の非同期サンプ
リングを許容するので有効である。各計数毎に１
ビツトのみが変化するので、計数値が変化してい
る期間中に計数値がサンプルされれば情報につい
ての損失は最小になる。上述した特定のグレイコ
ードは、オープン・エミツタ出力又はそれらの均
等物を与える論理回路で容易に実現できる。
リングを許容するので有効である。各計数毎に１
ビツトのみが変化するので、計数値が変化してい
る期間中に計数値がサンプルされれば情報につい
ての損失は最小になる。上述した特定のグレイコ
ードは、オープン・エミツタ出力又はそれらの均
等物を与える論理回路で容易に実現できる。
第４図は本発明の他の実施例によるカウンタ装
置のブロツク図である。図示の装置において、最
低の分解能、最大測定範囲モードにおいて、カウ
ンタは必要とするよりもはるるかに広い測定範囲
を持たせることができる。この能力は、最大分解
能モードでの有効測定範囲を増大させるのに利用
できる。これを達成するために、通常では最低分
解能モードを示すスケール制御ビツトのシーケン
スが、２つの明確に異なる態様において使用され
ることになる。
置のブロツク図である。図示の装置において、最
低の分解能、最大測定範囲モードにおいて、カウ
ンタは必要とするよりもはるるかに広い測定範囲
を持たせることができる。この能力は、最大分解
能モードでの有効測定範囲を増大させるのに利用
できる。これを達成するために、通常では最低分
解能モードを示すスケール制御ビツトのシーケン
スが、２つの明確に異なる態様において使用され
ることになる。
この方法に対する鍵は、計数値のほぼ中間であ
る零でない値にその計数値をリセツトし、スケー
ル制御ビツトのシーケンスの１つを２つの異なる
分解能に対して役立たせることにある。フラグ
は、最高の分解能と最低の分解能モードとのどち
らが使用状態にあるかどうかを示すようにセツト
される。フラグ４３６は計数器１００からのスケ
ール制御ビツトに応答してセツトされる。セレク
タ１０４は適切なプリスケーリングを選択するの
にそのフラグを使用する。効果的に、ワン・セツ
トのスケール制御ビツトに相当するカウンタ容量
は、最高および最低分解能モード間で分割され
る。かくして、３ビツトのスケール制御情報は９
つの異なる計数モードを効果的に実現させること
になる。
る零でない値にその計数値をリセツトし、スケー
ル制御ビツトのシーケンスの１つを２つの異なる
分解能に対して役立たせることにある。フラグ
は、最高の分解能と最低の分解能モードとのどち
らが使用状態にあるかどうかを示すようにセツト
される。フラグ４３６は計数器１００からのスケ
ール制御ビツトに応答してセツトされる。セレク
タ１０４は適切なプリスケーリングを選択するの
にそのフラグを使用する。効果的に、ワン・セツ
トのスケール制御ビツトに相当するカウンタ容量
は、最高および最低分解能モード間で分割され
る。かくして、３ビツトのスケール制御情報は９
つの異なる計数モードを効果的に実現させること
になる。
第１図は本発明の一実施例によるカウンタ装置
のブロツク図、第２図は第１図に示したセレクタ
とプリスケーラの詳細ブロツク図、第３図は計数
器のリセツト装置を付加した本発明の他の実施例
によるカウンタ装置のブロツク図、第４図は本発
明のさらに他の実施例によるカウンタ装置のブロ
ツク図である。 １００：計数器、１０４：セレクタ、１０６：
プリスケーラ、２２８：論理装置、２２０，２２
２，２２４，２２６：スケーラ、３３０：デコー
ダ、４３６：フラグ。
のブロツク図、第２図は第１図に示したセレクタ
とプリスケーラの詳細ブロツク図、第３図は計数
器のリセツト装置を付加した本発明の他の実施例
によるカウンタ装置のブロツク図、第４図は本発
明のさらに他の実施例によるカウンタ装置のブロ
ツク図である。 １００：計数器、１０４：セレクタ、１０６：
プリスケーラ、２２８：論理装置、２２０，２２
２，２２４，２２６：スケーラ、３３０：デコー
ダ、４３６：フラグ。
Claims (1)
- １ 入力信号を受信して異なるプリスケール係数
でスケール化された複数個のプリスケール化信号
を発生するプリスケーラと、前記入力信号または
プリスケール化信号を計数すると共に、上位桁複
数ビツトから計数値の大きさに対応したスケール
制御信号を発生する計数器と、前記プリスケーラ
と前記計数器との間に接続され、前記スケール制
御信号に随時応答して前記入力信号または前記プ
リスケール化信号のうちの１個を選択し前記計数
器に供給するセレクタとより成り、前記セレクタ
は、前記計数値が大きくなるにつれてより大きな
プリスケール係数（分周比）でスケール化された
プリスケール化信号を選択するようにしたことを
特徴とするカウンタ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/352,673 US4477920A (en) | 1982-02-26 | 1982-02-26 | Variable resolution counter |
| US352673 | 1982-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154932A JPS58154932A (ja) | 1983-09-14 |
| JPH0221698B2 true JPH0221698B2 (ja) | 1990-05-15 |
Family
ID=23386036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030166A Granted JPS58154932A (ja) | 1982-02-26 | 1983-02-24 | カウンタ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4477920A (ja) |
| JP (1) | JPS58154932A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621436U (ja) * | 1985-06-18 | 1987-01-07 | ||
| JP2692791B2 (ja) * | 1986-02-26 | 1997-12-17 | 三洋電機株式会社 | Ｄａコンバータ |
| NL8800697A (nl) * | 1988-03-21 | 1989-10-16 | Philips Nv | Trekkersysteem en oscilloscoop voorzien van een trekkersysteem. |
| US5159696A (en) * | 1990-07-27 | 1992-10-27 | Microelectronics And Computer Technology Corporation | Maskable cascade counter |
| US5481468A (en) * | 1992-08-04 | 1996-01-02 | Basic Measuring Instruments, Inc. | Method and apparatus for storing an increasing number of sequential real-time samples in a fixed amount of memory |
| US6771053B2 (en) * | 2002-02-20 | 2004-08-03 | Catalyst Semiconductor, Inc. | Buffered configurable nonvolatile programmable digital potentiometer |
| US6725245B2 (en) | 2002-05-03 | 2004-04-20 | P.C. Peripherals, Inc | High speed programmable counter architecture |
| US7345611B2 (en) * | 2003-09-10 | 2008-03-18 | Catalyst Semiconductor, Inc. | Digital potentiometer including plural bulk impedance devices |
| US7012555B2 (en) * | 2003-09-10 | 2006-03-14 | Catalyst Semiconductor, Inc. | Digital potentiometer including at least one bulk impedance device |
| GB0415141D0 (en) * | 2004-07-06 | 2004-08-11 | Renishaw Plc | Scale reading apparatus |
| US8514999B2 (en) * | 2011-12-06 | 2013-08-20 | International Business Machines Corporation | Floating-point event counters with automatic prescaling |
| JP6454619B2 (ja) * | 2015-08-06 | 2019-01-16 | アズビル株式会社 | パルス出力装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1983
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154932A (ja) | 1983-09-14 |
| US4477920A (en) | 1984-10-16 |
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