JPH02217019A - Ｄａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野」 本発明はデジタル信号をアナログ信号に変換するＤＡ変
換器に関し、特に入力されたデジタル信号を複数の組忙
分は且つＲＯＭを用いて上位変換部の誤差を下位で補正
するとともに凡ＯＭの任意のアドレスからデータを読み
出すことのできるＤＡ変換器に関する。

〔従来の技術〕

従来、かかるＬＩＡ変換器は、一つのＲＯＭもしくは容
量不足の場合は複数のＲＯＭを用いてＤＡ変換を行って
いる。

第３図はかかる従来の一例を示すＤＡ変換器のプロ、り
図である。

第３図に示すように、２２．２７はＲＯＭ。

２４．２５はＤＡ変換部、２６はアナログ加算器、２８
．２９はデジタル入力信号、３０はアナログ出力、３１
は几ＯＭ制呻信号、３２は８０Ｍ出力をそれぞれ表わし
ている。

かかる従来のＤＡｆ換器において、入力デジタルデータ
のうち、上位データ（Ｄｍ＋１〜Ｄｎ）　２８は第一の
ＤＡ変換部２４の入力および第一のＲＯＭ２２のアドン
ス入カヘ従絖する。また、第一〇Ｒ，０Ｍ２２の、出力
および下位データ（Ｄ、−Ｄｍ）２９はテシタル加算器
２３へ入力され、この加算器２３の出力は第二のＤＡ変
換部２５へ接＆される。これら第一および第二ＯＤＡ変
換部２４．２５の出力はアナログ加算器２６で加算され
、出力端子３０からアナログ出力として取シ出される。

加算する比率は、第一および第二のＤＡ変換部２４゜・
　ｍ＋ｌ　・ ２５の最小分解能の大きさか２　　．１の比率とする。

一力、第一のｌ’１０Ｍ２２に記憶されるデータは上位
データ２８の組合せの全通りに対応し、各組合せに対す
る第一のＤＡＫ換部２４の誤差を補正する値を記憶して
おく。尚、この補正値は、計算する。ただし、それぞれ
γナログ加算器２６で加′Ｉ４．された値である。

従って、上位データ２８が決まシ、几０Ｍ２２から補正
値が読み出されると、下位データ２９とデジタル入力信
号２３で加算される。尚、凡０Ｍ２２のデータに補数表
現を用いれば、加算器だけで減算も実状できる。更に、
デジタルカｌｌＩ算器２３の出力をＤＡｉ換部２５でＤ
Ａ変換し、これとＤＡ変換部２４の出力とをアナログ加
算器２６で加算する。

以上の動作により、上位データ用のＤＡ変換部２４の誤
差を補正することができる。

しかしながら、最近では動作伏態や抵抗値の補正などの
ために、もう−りのＲＯＭを用意し、ＩＣ製造後やシス
テム製作後にｆ−夕の書き込みを行なう用途が多くなっ
てきている。すなわち、第３図は第一のＲＯＭ２２に加
えて、第二のＲＯＭ２７を追加した例である。資するに
、ＤＡ変換部２４の補正用の第一の１（，０Ｍ２２とは
別に第二の几０Ｍ２７を用意し、制御信号３１により第
二のＲＯＭ２７からデジタルデータ出力３２を読み出す
ように構成したものもある。

〔発明が解決しようとする課題〕

上述した従来のＤＡＫ換器は、ｉ（、ＯＭを用いて補正
を竹なっているが、別な目的のために新たなＲＯＭが必
安な場合は兼用することができず、全く別のＩｒ）Ａな
几ＣＩＭ’Ｑ用いなければならない。従って、従来ＯＤ
Ａ変換器はコスト的にも不利となり、又ＩＣなどに内蔵
する場合にはｒＭ槓および消費成力などが増大するとい
う欠点がある。

本発明の目的は、かかる補正用）ＬＯＭを用いることに
より製造後の特性の補正等を容易に実現するとともに、
低コストで面積ｆ消費電力等を低減させることのできる
ＤＡ変換器を提供することにある。

〔課題を解決するための手段） 本発明の１）ＡＫ換器は、下位ビット信号および上位ビ
ット信号よりなるｎビットの入力テジタル信号のうち前
記上位ビット信号を第一のラッチ信号によりラッチする
第一のラッチ回路と、前記下位ビット信号を第一のラッ
チ信号によりラッチする第二のラッチ回路と、アドレス
切換信号により前記第一のラッチ回路の出力データおよ
び特定の値を切シ換えてアドレス信号として出力するア
ドレス切換信号と、前記アドレス信号に対応するｆ−タ
を出力するＲＯＭと、前記ＲＯＭデータを第二のラッチ
信号でラッチする第三のラッチ回路と、前記ＲＯＭデー
タおよび第二のラッチ回路の出力データを〃■算するデ
ジタル加算器と、前記第一のの出力データを第三のラッ
チ信号でラッチする第五ラッチ回路と、前記第四のラッ
チ回路の出力データ１ＤＡｆｉ換し上位アナログ信号を
出力する第一のＤＡ変換部と、前記第五のラッチ回路の
出力ｆ−夕をＤＡｆｉ換し下位アナログ信号を出力する
第二のＤＡＤ換部と、前記上位アナログ信号および下位
アナログ信号のそれぞれの最小分解能の大・　　ｍ＋＋
　　・ きざか２　　．１になるように加算しアナログ変換信号
を出力するアナログ加算器と、外部からの駒ｌ１１１信
号により前記第−乃至第三のラッチ信号および前記アド
レス切換信号を出力するタイミング発生器とを有し、前
記アナログ加算器から最終変換信号を出力し且つ前記第
三のラッチ回路から前記ＲＯＭの記１意データの一部を
出力するように構成される。

〔実施例〕

次に、本発明の実施例Ｖこついて図面を参照して説明す
る。

第１図は本発明の一実施例な示す１）Ａｆ換器のブロッ
ク図である。

第１図に示すように、本実施例は下位ビット信号（Ｄｏ
（ＬＳＢ）〜Ｄｍ）１６．　　上位ビット信号（Ｄ　　
　−Ｄ）１５よりなるｎビットの入カデｍ＋Ｉ　　　　
　ｎ ジタル信号のうち、上位ビットイｇ号Ｄｍ＋１〜Ｄｎを
第一のラッチ信号１８によりラ、チし且つ第一のラッチ
データを出力する第一のラッチ回路ｌと、下位ビット信
号り、−Ｄｍを第一のラッチ信号１８によりラッチし且
り第二のラッチデータを出力する第二のラッチ回路３と
、アドレス切換信号２１により第一のラッチデータと時
定の値とを切夛換えてアドレス信号として出力するアド
レスセレクタ４と、前記アドレス信号をアドレス入力と
し且つアドレス信号に対応するデータを出力す、ｌ０Ｍ
５と、この１（，０Ｍデータを第二のラッチ信号２゜で
２ツチし且つ第三のラッチデータを出力する第三のラッ
チ回路８と、ＲＯＭ５のｆ−夕と第二のラッチデータを
加算し且つ加算データを出力するデジタル加算器６と、
前記第一のラッチデータを第三のラッチ信号１９でラッ
チし且つ第四のラッテデータを出力する第四のラッチ回
路７と、先のデフタル加葬データを第三のラッチ信号１
９でラヘ 、チし且つ第五のラッチデータを出力する第五）、子回
路９と、前記第四のラッチデータをＤＡ変換し上位アナ
ログ信号を出力する第一の１）Ａｉ換部１０と、前記第
五のラッチデータをＤＡ変換し下位アナログ信号を出力
する第二のＤＡ変換部１１と、前記上位アナログ信号と
下位Ｉナログ信号のそれぞれの最小分解能の大きさが２
　ｒｎ　＋　Ｉ　；　１になるように加算しアナログ変
換信号ン出力するアナログ加算器１２と、外部からの制
御信号１３により前記第一乃至第三のラッチ信号１８．
２０．１９およびアドレス切換信号２１を作成し出力す
るタイミング発生器２とを有している。かかるｌ）Ａ変
からＲ，０Ｍ５の記憶データの一部を１７へ出力するよ
うに構成される。

次に、かかるＤＡ変換器の回路動作を第２図をるだめの
信号およびデータのタイミング図である。

第２図に示すように、入力デジタル信号１５゜１６とｔ
ｔｆｌＪ　Ｉｆｉｌ信号１３は外部から入力され且つ同
期しているものとする。

まず、第２図における０点において、入力デジタルデー
タに同期し℃制岬信号１３が反転する。

タイミング発生器２は副脚信号１３を受け、第一のラッ
チ信号１８を発生する。この第一のラッチ信号１８を受
けて、第一のラッチ回路１は入力デジタル信号のうちの
上位ビット信号１５（以下、上位ビット信号１５と称す
）をラッチし、１だラッチ回路２も同僚に入力デジタル
信号下位ビット信号１６（以下、下位ビット信号１６と
称す）をラッチする。また、タイミング発生器２は第一
のラッチ信号１８と同時にアドレス切換信号２１を発生
し、アドレスセレクタ４の入力を特定の値にセットする
。この１直は外部から入力してもよいし、めらかしめ固
定し′Ｃ＞いてもよい。通常は補正のために使うデータ
のアドレスと別なアドレスで設定してお（、ＲＯＭ　５
はアドレスセレクタ４からの１ドンスを受け、設定され
た１ドレスのデータを出力する。

次に、■点において、タイミング発生器２から第二のラ
ッチ信号２０を発生する。これＫよシ、第三のラッチ回
路８はこの第二のラッチ信号２０を受は又■点でのＲＯ
Ｍ５のデータなラッチする。

続いて、■点において、タイミング発生器２はアドレス
切侠信号２１を反転させる。従って、アドレスセレクタ
４は入力をｂＪＦ）ｌｋえ、第一のう。

チ回路１からの第一のラッチデー夕を出力する。

また、几ＯＭ５は第一のラッチ回路ｌの出力、すなわち
入力データの上位ビット信号に対応するデータを出力す
る。ここで、読み出されるデータはあらかじめ第一のＤ
Ａ変換部１０の誤差を補正するためのデータを書き込ん
でおく。従って、デジタルカＩ］算器６は几ＯＭ５の出
力と第二のラッチ回路３の出力とを加算する。

つづい℃、■点において、タイミング発生器２からパル
ス吠の第三のラッチ信号１９を発生する。

このラッチ信号１９を受け、第四のラッチ回路７は第一
のラッチ回路ｌの出方をラッチし、また第五のラッチ回
路９はデジタル加算器６の出力をラッチする。

コｔ’ＬＫ　、１：す、第一のｆ）Ａ変換部１０は第四
のラッチ回路７の出力を変換し、また第二のＤＡ変換ｆ
ｙｌＸＳ１１は第五の７ツチ回路９の出力を変換する。

ついで、１１０グ加算器１２は第−ＯＤＡ変換部１０の
出力と第二のＤＡＪ換！１１１の出力とを２ｍ＋１　＝
　１の比で加算し、変換信号１４を得る。

更に、０点からは、再び入力デジタル信号１５゜１６の
ラッチから繰返される。

尚、第三のラッチ回路８の出力は、アドレスセレクタ４
の第一のラッチ回路ｌとは反対側の入力が固定され℃い
るので、常に同じ値が出力され℃いるが、外部から入力
を変えてやれは、違うアドレスのデータを読むこともで
きる。また、この実施ｌｙＪでは、変換信号１４にアド
レスセレクタ４の切換中の不定データを出力しないため
に、ラッチ１．３，７．９を用いているが、次段の回路
にテングル＆ホールド回路を用いるか、不定期間を無視
でざるタイミングが許されれば、省略することができる
。

〔発明の効果〕

以上説明したように、本発明のＤＡ変換器は、入力デジ
タルデータを分割して変換し、複数のラッチ回路とＲＯ
Ｍとデジタルおよびアナログ加算器寺を用いて上位ビッ
ト用ＬＩＡｉ換部の誤差を補正することによ、９、ＲＯ
Ｍ回路を新たに追加することなく、特定のデジタルデー
タ出力を得ることかでさる。従って、ＩＣ化した場曾に
もｌ（，０Ｍ回路に、ＥＰＲＯＭ、　ＥＥＰ）ＩＯＭ等
を用いれば、ＩＣ製造後にデータの書き込みが行なえる
ので、製造後の時性の補正や動作モードの変更が各局に
行えるという効果がある。また、本発明はＲＯＭの容置
な増すだけであるので、ＲＯＭ回路そのものを型すより
はるかに低コストで済み、ＩＣ化したときも面積や消費
成力などを少なくできるという効果がある。

【図面の簡単な説明】

第１図は不発明の−実り例を示ずＤＡ変換器のブロック
図、第２図は第１図に示すＤＡＫ換動作を説明するため
の信号およびデータのタイばング図、第３図は従来の一
例を示すＤＡｆ：換器のブロック図である。 １．３．７，８．９・・・・・・ラッチ回路、２・・・
・・・タイミング発生器、４・・・・・・アドレスセレ
クタ、５・・・・・・ＲＯＭ、６・・・・・・デジタル
加算器、ｌｌＪ、１１・・・・・・ｆＪＡ変換部、１２
・・・・・・アナログ加算器、１３・・・・・・制置信
号、１４・・・・・・変換信号、１５・・・・・・入力
デジタル信号上位ビット、１６・・・・・・入力デジタ
ル信号下位ビット、１７・・・・・・デジタルデータ出
力、１８゜１９．２０・・・・・・り、子信号、２１・
・・・・・アドレス切換信号。 代理人　弁理士　　内　原　　　晋 第

Claims (1)

【特許請求の範囲】
1. 下位ビット信号および上位ビット信号よりなるｎビット
   の入力デジタル信号のうち前記上位ビット信号を第一の
   ラッチ信号によりラッチする第一のラッチ回路と、前記
   下位ビット信号を第一のラッチ信号によりラッチする第
   二のラッチ回路と、アドレス切換信号により前記第一の
   ラッチ回路の出力データおよび特定の値を切り換えてア
   ドレス信号として出力するアドレスセレクタと、前記ア
   ドレス信号に対応するデータを出力するＲＯＭと、前記
   ＲＯＭデータを第二のラッチ信号でラッチする第三のラ
   ッチ回路と、前記ＲＯＭデータおよび第二のラッチ回路
   の出力データを加算するデジタル加算器と、前記第一の
   ラッチ回路の出力データを第三のラッチ信号でラッチす
   る第四のラッチ回路と、前記デジタル加算の出力データ
   を第三のラッチ信号でラッチする第五ラッチ回路と、前
   記第四のラッチ回路の出力データをＤＡ変換し上位アナ
   ログ信号を出力する第一のＤＡ変換器と、前記第五のラ
   ッチ回路の出力データをＤＡ変換し下位アナログ信号を
   出力する第二のＤＡ変換部と、前記上位アナログ信号お
   よび下位アナログ信号のそれぞれの最小分解能の大きさ
   が２＾ｍ＾＋＾１：１になるように加算しアナログ変換
   信号を出力するアナログ加算器と、外部からの制御信号
   により前記第一乃至第三のラッチ信号および前記アドレ
   ス切換信号を出力するタイミング発生器とを有し、前記
   アナログ加算器から最終変換信号を出力し且つ前記第三
   のラッチ回路から前記ＲＯＭの記憶データの一部を出力
   することを特徴とするＤＡ変換器。