JPH02218158A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPH02218158A JPH02218158A JP1038791A JP3879189A JPH02218158A JP H02218158 A JPH02218158 A JP H02218158A JP 1038791 A JP1038791 A JP 1038791A JP 3879189 A JP3879189 A JP 3879189A JP H02218158 A JPH02218158 A JP H02218158A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- memory
- floating gate
- field effect
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は不揮発性半導体メモリに関し、特に浮遊ゲート
、制御ゲート、消去ゲートで構成される３層ゲートを有
するＭＩＳ電界効果トランジスタで構成する電気的書込
み、消去可能な不揮発′性半導体メモリに関する。
、制御ゲート、消去ゲートで構成される３層ゲートを有
するＭＩＳ電界効果トランジスタで構成する電気的書込
み、消去可能な不揮発′性半導体メモリに関する。
［従来の技術］
従来、電気的に書込み並びに電気的に消去可能な不揮発
性半導体記憶装置は、ＲＯＭ（ＲｅａｄＯｎ ｌ ｙ
Ｍｅｍｏ ｒ ｙ）の一種として用いられており、そ
の動作機構からＥＥ−ＰＲＯＭ （Ｅ １ｅｃｔｒｉｃ
ａｌ Ｅｌａｓａｂｌｅ ＲＯＭ）と称せられる。
性半導体記憶装置は、ＲＯＭ（ＲｅａｄＯｎ ｌ ｙ
Ｍｅｍｏ ｒ ｙ）の一種として用いられており、そ
の動作機構からＥＥ−ＰＲＯＭ （Ｅ １ｅｃｔｒｉｃ
ａｌ Ｅｌａｓａｂｌｅ ＲＯＭ）と称せられる。
現在提案されているＥＥ−ＰＲＯＭの１種に浮遊ゲート
、制御ゲート、消去ゲートを有する３層ゲート型がある
。データの書込および消去は、浮遊ゲートに電荷を注入
および注出することによってなされる。電荷の注入、す
なわちデータの書込みはアバランシェブレークダウンに
よるホットエレクトロン注入あるいはチャネル内の高電
界を利用するホットエレクトロン注入によって行われ、
データの消去は消去ゲートと浮遊ゲート間のＦＯｗ ｌ
ｅ ｒ Ｎ ｏ ｒ ｄ ｈ ｅ ｉ ｍ Ｔ
ｕ ｎ ｎ ｅ ｌ ｉ ｎｇ効果による電子注出によ
って行われる。
、制御ゲート、消去ゲートを有する３層ゲート型がある
。データの書込および消去は、浮遊ゲートに電荷を注入
および注出することによってなされる。電荷の注入、す
なわちデータの書込みはアバランシェブレークダウンに
よるホットエレクトロン注入あるいはチャネル内の高電
界を利用するホットエレクトロン注入によって行われ、
データの消去は消去ゲートと浮遊ゲート間のＦＯｗ ｌ
ｅ ｒ Ｎ ｏ ｒ ｄ ｈ ｅ ｉ ｍ Ｔ
ｕ ｎ ｎ ｅ ｌ ｉ ｎｇ効果による電子注出によ
って行われる。
第４Ａ図及至第４Ｃ図は、従来の３Ｎゲート型ＥＥ−Ｆ
ＲＯＭの一例を示す平面図およびそのＡ−Ａ’およびＢ
−Ｂ’断面図であり、第５図は第４Ａ図に示す３層ゲー
ト型ＥＥ−ＦＲＯＭの等価回路図である。
ＲＯＭの一例を示す平面図およびそのＡ−Ａ’およびＢ
−Ｂ’断面図であり、第５図は第４Ａ図に示す３層ゲー
ト型ＥＥ−ＦＲＯＭの等価回路図である。
この３層ゲート型ＥＥ−ＦＲＯＭはチャネルからのホッ
トエレクトロン注入による書込みと、Ｆｏｗｌｅｒ
Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ効果による電
子注出による消去を行うＮチャネル３層ゲート型ＥＥ−
ＦＲＯＭであって、図は２×２ビット分のメモリセルを
示す。第４Ａ図及至第４Ｃ図において、Ｗｌ、Ｗ２はポ
リシリコンからなるワード線、ＤＩ、Ｄ２はアルミニウ
ムからなるデイジット線である。メモリトランジスタＭ
ｌｌ、Ｍ１２のドレイン９はコンタクト１２を介してデ
イジット線ＤＩに接続され、Ｍ２１．Ｍ２２のドレイン
９はコンタクト１２を介してデイジット線Ｄ２に接続さ
れている。さらに各メモリトランジスタのソース８はコ
ンタクト１３を介してアルミニウムからなるＶＳＳ線に
接続されている。
トエレクトロン注入による書込みと、Ｆｏｗｌｅｒ
Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ効果による電
子注出による消去を行うＮチャネル３層ゲート型ＥＥ−
ＦＲＯＭであって、図は２×２ビット分のメモリセルを
示す。第４Ａ図及至第４Ｃ図において、Ｗｌ、Ｗ２はポ
リシリコンからなるワード線、ＤＩ、Ｄ２はアルミニウ
ムからなるデイジット線である。メモリトランジスタＭ
ｌｌ、Ｍ１２のドレイン９はコンタクト１２を介してデ
イジット線ＤＩに接続され、Ｍ２１．Ｍ２２のドレイン
９はコンタクト１２を介してデイジット線Ｄ２に接続さ
れている。さらに各メモリトランジスタのソース８はコ
ンタクト１３を介してアルミニウムからなるＶＳＳ線に
接続されている。
例えば、メモリトランジスタＭｌｌにデータを書き込む
場合、ワード線Ｗ１に約２０Ｖを印加し、デイジット線
ＤＩに約１４Ｖを印加し、ワード線Ｄ２とＶＳＳ線と消
去ゲー）ＥＧとＰ型基板７を接地する。この時、メモリ
トランジスタＭｌｌのみがオンし、メモリトランジスタ
Ｍｌｌのドレイン近傍のピンチオフ領域でキャリアであ
る電子が高電界に加速されて第１のゲート酸化膜１０の
障壁を越えるに十分なエネルギーを持ったホットエレク
トロンとなり、浮遊ゲート方向に加速され、浮遊ゲート
ＦＧ１１に注入されてトラップされる。
場合、ワード線Ｗ１に約２０Ｖを印加し、デイジット線
ＤＩに約１４Ｖを印加し、ワード線Ｄ２とＶＳＳ線と消
去ゲー）ＥＧとＰ型基板７を接地する。この時、メモリ
トランジスタＭｌｌのみがオンし、メモリトランジスタ
Ｍｌｌのドレイン近傍のピンチオフ領域でキャリアであ
る電子が高電界に加速されて第１のゲート酸化膜１０の
障壁を越えるに十分なエネルギーを持ったホットエレク
トロンとなり、浮遊ゲート方向に加速され、浮遊ゲート
ＦＧ１１に注入されてトラップされる。
また、例えばメモリトランジスタＭ２１を読出す場合は
ワード線Ｗ１に約５ｖ、デイジット線Ｄ２に約２．５■
印加し、ワード線とデイジット線の交点にあるメモリト
ランジスタＭ２１のオン・オフを判定する。従ってＭ１
２が書込まれていれば浮遊ゲートに蓄積された電子によ
り浮遊ゲート電位が低下するためコントロールゲートす
なわちワード線ＦＧ２１からみたしきい値電位が高くな
っており、約５Ｖ程度でオフし、逆にデータを書込んで
いないセルのしきい値電位は５Ｖ以下に設定しであるた
めオンする。
ワード線Ｗ１に約５ｖ、デイジット線Ｄ２に約２．５■
印加し、ワード線とデイジット線の交点にあるメモリト
ランジスタＭ２１のオン・オフを判定する。従ってＭ１
２が書込まれていれば浮遊ゲートに蓄積された電子によ
り浮遊ゲート電位が低下するためコントロールゲートす
なわちワード線ＦＧ２１からみたしきい値電位が高くな
っており、約５Ｖ程度でオフし、逆にデータを書込んで
いないセルのしきい値電位は５Ｖ以下に設定しであるた
めオンする。
第６図はＮチャネルトランジスタのホットエレクトロン
注入によるゲート電流のゲート電位とドレイン電位への
依存性を示す特性図である。
注入によるゲート電流のゲート電位とドレイン電位への
依存性を示す特性図である。
ホットエレクトロンがゲート電極に注入された後に流れ
るゲート電流Ｉｇは、ゲート電位Ｖｇ。
るゲート電流Ｉｇは、ゲート電位Ｖｇ。
ドレイン電位ＶＤに依存する。このゲート電流Ｉｇはゲ
ート電位Ｖｇがドレイン電位ＶＤにほぼ同じになったと
き最大となり、またドレイン電位ＶＤが大きくなる程ゲ
ート電流が大きくなる。この２つのことが特徴となって
いる。
ート電位Ｖｇがドレイン電位ＶＤにほぼ同じになったと
き最大となり、またドレイン電位ＶＤが大きくなる程ゲ
ート電流が大きくなる。この２つのことが特徴となって
いる。
３層ゲート型ＥＥ−ＦＲＯＭメモリトランジスタの場合
、第２図のゲート電極に相当するのは浮遊ゲートの電位
であるが、令書込もうとするメモリトランジスタＭｌｌ
の浮遊ゲー）ＦＧＩＩの電位は、容量カップリングから
ほぼ１４Ｖとなり、大きなホットエレクトロン注入ゲー
ト電流を得て注入されトラップされる。この時、デイジ
ット線Ｄ１に接続されているメモリトランジスタＭ２１
はワード線Ｗ２が接地されているために浮遊ゲー）ＦＧ
２１の電位がほぼ接地電位となっており、ホットエレク
トロン注入は生じない。また同じワード線Ｗ１にあるメ
モリトランジスタＭ１２はデイジット線Ｄ２の電位が接
地されているためホットエレクトロン注入は生じない。
、第２図のゲート電極に相当するのは浮遊ゲートの電位
であるが、令書込もうとするメモリトランジスタＭｌｌ
の浮遊ゲー）ＦＧＩＩの電位は、容量カップリングから
ほぼ１４Ｖとなり、大きなホットエレクトロン注入ゲー
ト電流を得て注入されトラップされる。この時、デイジ
ット線Ｄ１に接続されているメモリトランジスタＭ２１
はワード線Ｗ２が接地されているために浮遊ゲー）ＦＧ
２１の電位がほぼ接地電位となっており、ホットエレク
トロン注入は生じない。また同じワード線Ｗ１にあるメ
モリトランジスタＭ１２はデイジット線Ｄ２の電位が接
地されているためホットエレクトロン注入は生じない。
さらにメモリトランジスタＭ２２はデイジット線Ｄ２．
ワード線Ｗ２ともに接地電位であるためホットエレ
クトロン注入は全く生じない。この様に第６図のゲート
電位、ドレイン電位依存性の特徴を利用することにより
、非選択メモリトランジスタへの誤書込みは防止される
。
ワード線Ｗ２ともに接地電位であるためホットエレ
クトロン注入は全く生じない。この様に第６図のゲート
電位、ドレイン電位依存性の特徴を利用することにより
、非選択メモリトランジスタへの誤書込みは防止される
。
消去は全メモリセルに関して同時に行われる。
消去ゲー）ＥＧを約４０Ｖに印加し、全てのワード線を
接地することにより、浮遊ゲートＦＧと消去ゲート酸化
膜の酸化膜でＦｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔ
ｕｎｎｅｌｉｎｇ効果による浮遊ゲートからの電子注出
が生じ、全メモリセルの同時消去が行われる。消去の際
、過剰な電子注出が行われた場合、そのメモリトランジ
スタはデイプレッション型となりデイジット線を接地し
た場合でもメモリトランジスタはオンし誤動作となる。
接地することにより、浮遊ゲートＦＧと消去ゲート酸化
膜の酸化膜でＦｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔ
ｕｎｎｅｌｉｎｇ効果による浮遊ゲートからの電子注出
が生じ、全メモリセルの同時消去が行われる。消去の際
、過剰な電子注出が行われた場合、そのメモリトランジ
スタはデイプレッション型となりデイジット線を接地し
た場合でもメモリトランジスタはオンし誤動作となる。
このため、誤動作防止のためのセレクトゲートをソース
と浮遊ゲート間に設ける構成となっていた。
と浮遊ゲート間に設ける構成となっていた。
［発明が解決しようとする問題点コ
上述した従来の３層ゲート型ＥＥ−ＦＲＯＭでは、消去
の際に過剰な電子注出が行われた場合、そのメモリトラ
ンジスタはデイプレッション動作することになるため、
浮遊ゲートとソース間にセレクトゲート部を設け、デイ
プレッション動作した場合でもそのメモリトランジスタ
をオフさせる必要がある。従ってセレクトゲート部を設
ける領域が必要となる。また、３Ｎゲート構造のため消
去ゲート設置領域が必要であり、なおかつ消去ゲートを
浮遊ゲートとオーバーラツプさせなくてはならない。さ
らに、メモリセルアレイはデイジット線にメモリトラン
ジスタが並列に接続されていることが最大の特徴となっ
ているため、第４Ａ図のセルアレイでも、デイジット線
とメモリトランジスタのドレインとのコンタクト１２が
メモリトランジスタ２個に対して必ず１つ必要であり、
ソースの拡散層配線も同様にメモリトランジスタ２個に
対して必ず１つ必要となる。
の際に過剰な電子注出が行われた場合、そのメモリトラ
ンジスタはデイプレッション動作することになるため、
浮遊ゲートとソース間にセレクトゲート部を設け、デイ
プレッション動作した場合でもそのメモリトランジスタ
をオフさせる必要がある。従ってセレクトゲート部を設
ける領域が必要となる。また、３Ｎゲート構造のため消
去ゲート設置領域が必要であり、なおかつ消去ゲートを
浮遊ゲートとオーバーラツプさせなくてはならない。さ
らに、メモリセルアレイはデイジット線にメモリトラン
ジスタが並列に接続されていることが最大の特徴となっ
ているため、第４Ａ図のセルアレイでも、デイジット線
とメモリトランジスタのドレインとのコンタクト１２が
メモリトランジスタ２個に対して必ず１つ必要であり、
ソースの拡散層配線も同様にメモリトランジスタ２個に
対して必ず１つ必要となる。
従って、３層ゲート型ＥＥ−ＦＲＯＭによるメモリセル
アレイは大きな領域を必要とし、高集積密度が阻害され
ているという欠点がある。
アレイは大きな領域を必要とし、高集積密度が阻害され
ているという欠点がある。
［問題点を解決するための手段］
本発明の要旨はキャリアの注入される浮遊ゲートと該浮
遊ゲートの上方に配置された制御ゲートと浮遊ゲートか
らキャリアを注出させる消去ゲートとを有する電界効果
トランジスタで構成されるメモリセルを複数備えた不揮
発性半導体メモリ装置において、２個以上の上記メモリ
セルを直列に接続してメモリセル群を構成し、該メモリ
セル群を構成する複数の隣接する電界効果トランジスタ
の消去ゲートを該電界効果トランジスタ間に共通させて
配置し、浮遊ゲートに絶縁膜を介して対向させたことで
ある。
遊ゲートの上方に配置された制御ゲートと浮遊ゲートか
らキャリアを注出させる消去ゲートとを有する電界効果
トランジスタで構成されるメモリセルを複数備えた不揮
発性半導体メモリ装置において、２個以上の上記メモリ
セルを直列に接続してメモリセル群を構成し、該メモリ
セル群を構成する複数の隣接する電界効果トランジスタ
の消去ゲートを該電界効果トランジスタ間に共通させて
配置し、浮遊ゲートに絶縁膜を介して対向させたことで
ある。
［発明の従来技術に対する相違点コ
上述した従来の３層ゲート型ＥＥ−ＦＲＯＭに対し、本
発明は消去ゲシトをワード線間に配置することで拡散層
上において消去ゲートを浮遊ゲートの側壁と対向させ、
電界効果トランジスタで構成するメモリトランジスタを
少なくとも２個直列に接続してメモリトランジスタ群を
構成し、セレクトゲート部を不要とするという相違点を
有する。
発明は消去ゲシトをワード線間に配置することで拡散層
上において消去ゲートを浮遊ゲートの側壁と対向させ、
電界効果トランジスタで構成するメモリトランジスタを
少なくとも２個直列に接続してメモリトランジスタ群を
構成し、セレクトゲート部を不要とするという相違点を
有する。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１Ａ図及至第１Ｂ図は本発明の第１実施例を示す平面
図及びそのＡ−Ａ’断面図であり、第２図はその等価回
路図である。
図及びそのＡ−Ａ’断面図であり、第２図はその等価回
路図である。
不揮発性半導体メモリはＰチャネルＭＩＳ電界効果トラ
ンジスタＭ、Ｒｍｎ（又＝１，２、ｍ＝１゜２、 ３．
４、ｎ＝１，２）を直列に接続してメモリトランジス
タ群を構成し、各ワード線Ｗの間に消去用ゲートＥＧを
配置したことが特徴である。
ンジスタＭ、Ｒｍｎ（又＝１，２、ｍ＝１゜２、 ３．
４、ｎ＝１，２）を直列に接続してメモリトランジス
タ群を構成し、各ワード線Ｗの間に消去用ゲートＥＧを
配置したことが特徴である。
更に詳しく説明すると、ＰチャネルＭＩＳ電界効果トラ
ンジスタＭ又ｍｎは浮遊ゲー）ＦＧ又ｍｎを有し、複数
個が直列接続され、各々の浮遊ゲ−）ＦＧλｍｎの間に
消去用ゲートＥＧを配置し、デイジット線とｖＳＳ線と
の間のセレクトトランジスタＳ又ｎを介して接続される
。換言すれば、トランジスタＭ又りｎ、Ｍ又２ｎ、Ｍ又
３ｎ、Ｍ９、４ ｎはその一端側のトランジスタＭ、Ｊ
ｌｎがセレクトトランジスタＳ又ｎを介してデイジット
線Ｄｎに接続し、他端側のトランジスタＭ ９．４ ｎ
がＶＳＳ線に接続する。そして、ワード線Ｗ又ｎはトラ
ンジスタＭ又ｍｌ、Ｍλｍ２のゲートに接続する。ワー
ド線Ｗ又ｍ間に消去ゲー）ＥＧをそれぞれ配置する。直
列に接続されたトランジスタＭ又りｎ、Ｍ文２ｎ、Ｍ又
３ｎ、Ｍ又４ｎは１つのメモリトランジスタ群を構成す
る。
ンジスタＭ又ｍｎは浮遊ゲー）ＦＧ又ｍｎを有し、複数
個が直列接続され、各々の浮遊ゲ−）ＦＧλｍｎの間に
消去用ゲートＥＧを配置し、デイジット線とｖＳＳ線と
の間のセレクトトランジスタＳ又ｎを介して接続される
。換言すれば、トランジスタＭ又りｎ、Ｍ又２ｎ、Ｍ又
３ｎ、Ｍ９、４ ｎはその一端側のトランジスタＭ、Ｊ
ｌｎがセレクトトランジスタＳ又ｎを介してデイジット
線Ｄｎに接続し、他端側のトランジスタＭ ９．４ ｎ
がＶＳＳ線に接続する。そして、ワード線Ｗ又ｎはトラ
ンジスタＭ又ｍｌ、Ｍλｍ２のゲートに接続する。ワー
ド線Ｗ又ｍ間に消去ゲー）ＥＧをそれぞれ配置する。直
列に接続されたトランジスタＭ又りｎ、Ｍ文２ｎ、Ｍ又
３ｎ、Ｍ又４ｎは１つのメモリトランジスタ群を構成す
る。
ワード線Ｗ１ｍとＷ２ｍ（具体的にはＷｌｌとＷ２ＬＷ
１２とＷ２２、Ｗ１３とＷ２３．Ｗ１４とＷ２４）はそ
れぞれ同じデコーダ出力が入力される。セレクト線ＳＲ
はセレクトトランジスタ群Ｍ又１ ｎ、 Ｍ、５（２ｎ
、 Ｍ又３ｎ、Ｍ又４ｎとデイジット線Ｄｎとの接続あ
るいは切り離しを行う。
１２とＷ２２、Ｗ１３とＷ２３．Ｗ１４とＷ２４）はそ
れぞれ同じデコーダ出力が入力される。セレクト線ＳＲ
はセレクトトランジスタ群Ｍ又１ ｎ、 Ｍ、５（２ｎ
、 Ｍ又３ｎ、Ｍ又４ｎとデイジット線Ｄｎとの接続あ
るいは切り離しを行う。
これらのトランジスタＭ又ｍｎはＰチャネルであるから
この実施例の半導体メモリは第１Ａ図及至第１Ｂ図に示
すようにＮ型半導体基板１にソース及びドレイン領域で
あるＰ型拡散Ｐ！２を設け、第１ゲート酸化膜４を介し
てワード線（制御ゲートを兼ねる）Ｗλｍを設け、各ワ
ード線Ｗ又ｍの間に消去ゲー）ＥＧを設けることにより
形成される。更に最下段のトランジスタＭ又４ｍはコン
タクト６を介してＶＳＳ線に接続し、セレクトトランジ
スタＳＲｎのドレイン２はコンタクト５を介してデイジ
ット線Ｄｎに接続する。従ってＦｌａｓｈ−ＥＥＰＲＯ
Ｍ特有の消去ゲートＥＧをワード線Ｗλｍとワード線Ｗ
又ｍの間に設置するため、メモリセルアレイの面積の増
加はなく、高集積密度化が実現する。またメモリトラン
ジスタをｍ個直列接続する場合、デイジット線Ｄｎとの
コンタクトはメモリトランジスタ２×ｍ個に１つとなり
■ＳＳ拡散層配線も同様にメモリトランジスタ２×ｍ個
に１つとなり、セレクトトランジスタが直列接続された
メモリトランジスタ群に１つずつ加わるものの、その数
はメモリトランジスタｍ個に１つてあり、直列接続する
メモリトランジスタの数ｍが増えるほどデイジット線と
のコンタクト。
この実施例の半導体メモリは第１Ａ図及至第１Ｂ図に示
すようにＮ型半導体基板１にソース及びドレイン領域で
あるＰ型拡散Ｐ！２を設け、第１ゲート酸化膜４を介し
てワード線（制御ゲートを兼ねる）Ｗλｍを設け、各ワ
ード線Ｗ又ｍの間に消去ゲー）ＥＧを設けることにより
形成される。更に最下段のトランジスタＭ又４ｍはコン
タクト６を介してＶＳＳ線に接続し、セレクトトランジ
スタＳＲｎのドレイン２はコンタクト５を介してデイジ
ット線Ｄｎに接続する。従ってＦｌａｓｈ−ＥＥＰＲＯ
Ｍ特有の消去ゲートＥＧをワード線Ｗλｍとワード線Ｗ
又ｍの間に設置するため、メモリセルアレイの面積の増
加はなく、高集積密度化が実現する。またメモリトラン
ジスタをｍ個直列接続する場合、デイジット線Ｄｎとの
コンタクトはメモリトランジスタ２×ｍ個に１つとなり
■ＳＳ拡散層配線も同様にメモリトランジスタ２×ｍ個
に１つとなり、セレクトトランジスタが直列接続された
メモリトランジスタ群に１つずつ加わるものの、その数
はメモリトランジスタｍ個に１つてあり、直列接続する
メモリトランジスタの数ｍが増えるほどデイジット線と
のコンタクト。
■ＳＳ拡散層配線及びセレク））ランジスタのメモリセ
ルアレイに占める割合は小さくなり、高集積密度化が実
現する。またセレクトトランジスタは１つに限らず、複
数個用いても同様である。このようにして消去ゲート接
地によるメモリセルアレイ面積の増加を避けることがで
き、さらにコンタクト数とＶＳＳ拡散層配線、すなわち
ソース拡散層配線を減らすことができるので高集積密度
化が実現できる。更にコンタクトを減らすことは信頼性
の向上にもなり高信頼性が実現される。
ルアレイに占める割合は小さくなり、高集積密度化が実
現する。またセレクトトランジスタは１つに限らず、複
数個用いても同様である。このようにして消去ゲート接
地によるメモリセルアレイ面積の増加を避けることがで
き、さらにコンタクト数とＶＳＳ拡散層配線、すなわち
ソース拡散層配線を減らすことができるので高集積密度
化が実現できる。更にコンタクトを減らすことは信頼性
の向上にもなり高信頼性が実現される。
次にこの実施例の動作について説明する。このメモリに
おいては、書込み動作はＰチャネルトランジスタのホッ
トエレクトロン注入によるゲート電流を利用しているの
で、書込み動作を説明する前にその原理であるＰチャネ
ルトランジスタにおけるホットエレクトロン注入による
ゲート電流について説明する。
おいては、書込み動作はＰチャネルトランジスタのホッ
トエレクトロン注入によるゲート電流を利用しているの
で、書込み動作を説明する前にその原理であるＰチャネ
ルトランジスタにおけるホットエレクトロン注入による
ゲート電流について説明する。
Ｐチャネルトランジスタのキャリアである正孔はＮチャ
ネルトランジスタの電子と同様にドレイン近傍のピンチ
オフ領域で高電界に加速され高エネルギーを得る。しか
しながら、ゲート酸化膜の障壁の高さは正孔に対して約
４．３ｅＶであり、電子の約３．ＩｅＶに対して高く、
ホットな正孔注入によるゲート電流は生じにくい。しか
し正孔が高エネルギーを得ることによりインパクトイオ
ン化が激しくなり、多数の正孔−電子対が発生する。
ネルトランジスタの電子と同様にドレイン近傍のピンチ
オフ領域で高電界に加速され高エネルギーを得る。しか
しながら、ゲート酸化膜の障壁の高さは正孔に対して約
４．３ｅＶであり、電子の約３．ＩｅＶに対して高く、
ホットな正孔注入によるゲート電流は生じにくい。しか
し正孔が高エネルギーを得ることによりインパクトイオ
ン化が激しくなり、多数の正孔−電子対が発生する。
生成される電子の数は、インパクトイオン化が激しいほ
ど多いから、ピンチオフ領域のドレイン近傍での電界が
大きいほど、またキャリアの数が大きいほど激しく、両
者のかねあいからゲート電圧ＩＶＧＩがしきい値電圧よ
り１〜２■高い電圧の時、生成される電子の数は最大と
なる。ピンチオフ領域の電界が大きいほどキャリアであ
る正孔が高エネルギーとなり、生成される電子がホット
となる可能性も高く、さらに生成された電子が電界に加
速されホットとなる可能性が高い。従って、ホットな電
子の数は生成される電子数が多い条件はど多くなる。
ど多いから、ピンチオフ領域のドレイン近傍での電界が
大きいほど、またキャリアの数が大きいほど激しく、両
者のかねあいからゲート電圧ＩＶＧＩがしきい値電圧よ
り１〜２■高い電圧の時、生成される電子の数は最大と
なる。ピンチオフ領域の電界が大きいほどキャリアであ
る正孔が高エネルギーとなり、生成される電子がホット
となる可能性も高く、さらに生成された電子が電界に加
速されホットとなる可能性が高い。従って、ホットな電
子の数は生成される電子数が多い条件はど多くなる。
この様にして生成されたホットエレクトロンに対するゲ
ート酸化膜の障壁高さは約３．１ｅＶでホットな正孔よ
り注入が生じやすい。また、注入はホットエレクトロン
がゲート方向の電界に引き寄せられてなされるから、ゲ
ート方向電位の方が低いＩ ＶＧ Ｉ ＞ ｌ ＶＤ
＋ではゲート電流はない。
ート酸化膜の障壁高さは約３．１ｅＶでホットな正孔よ
り注入が生じやすい。また、注入はホットエレクトロン
がゲート方向の電界に引き寄せられてなされるから、ゲ
ート方向電位の方が低いＩ ＶＧ Ｉ ＞ ｌ ＶＤ
＋ではゲート電流はない。
第３図はＰチャネルトランジスタのホットエレクトロン
注入によるゲート電流のゲート電位及びドレイン電位へ
の依存性を示す特性図である。
注入によるゲート電流のゲート電位及びドレイン電位へ
の依存性を示す特性図である。
ゲート電流は、ゲート電圧ＩＶＧＩが小さい所ニヒーク
ヲ持チチ、ＩＶＧＩ＞ＩＶＤ＋ではゲート電流は流れな
いこと、Ｉ ＶＤ ＋が大きいほどゲート電流が大きく
なることの２点に特徴がある。
ヲ持チチ、ＩＶＧＩ＞ＩＶＤ＋ではゲート電流は流れな
いこと、Ｉ ＶＤ ＋が大きいほどゲート電流が大きく
なることの２点に特徴がある。
次に、この実施例の書込み動作を説明する。今、例えば
メモリトランジスタＭ１２１を書込むとする。説明の便
宜上Ｎ型基板電位を接地電位とする。
メモリトランジスタＭ１２１を書込むとする。説明の便
宜上Ｎ型基板電位を接地電位とする。
メモリトランジスタＭ１２１の接続されているデイジッ
ト線Ｄ１に約−１６■、セレクト線Ｓｌに約−２０Ｖを
印加し、ワード線Ｗｌ ２ （＝Ｗ２２）以外のワード
線に約−２０Ｖを印加し、Ｗ１２（＝Ｗ２２）を接地あ
るいは０〜約−３Ｖを印加し、ＶＳＳ線は接地する。こ
れらのバイアスによりメモリトランジスタＭ１２１と直
列に接続されているトランジスタ群（Ｍｌ １１．Ｍ１
２］、Ｍ１３１、Ｍ１４１）ではセレクトトランジスタ
Ｓ１１゜メモリトランジスタＭ１１１がオンしてＭ１２
１のドレインには十分絶対値の大きい電圧が印加され、
さらにＭ１３１．Ｍ１４１がオンするからＭ１２１のソ
ース電位の絶対値は十分小さく、Ｗ１２の電位は接地レ
ベルであるから、Ｍ１２１の浮遊ゲー）ＦＧ１２１の電
位の絶対値は十分小さく、第３図に示すように十分大き
なホットエレクトロン注入ゲート電流１ｇが得られ、ト
ランジスタＭ１２１の浮遊ゲートに電子が注入される。
ト線Ｄ１に約−１６■、セレクト線Ｓｌに約−２０Ｖを
印加し、ワード線Ｗｌ ２ （＝Ｗ２２）以外のワード
線に約−２０Ｖを印加し、Ｗ１２（＝Ｗ２２）を接地あ
るいは０〜約−３Ｖを印加し、ＶＳＳ線は接地する。こ
れらのバイアスによりメモリトランジスタＭ１２１と直
列に接続されているトランジスタ群（Ｍｌ １１．Ｍ１
２］、Ｍ１３１、Ｍ１４１）ではセレクトトランジスタ
Ｓ１１゜メモリトランジスタＭ１１１がオンしてＭ１２
１のドレインには十分絶対値の大きい電圧が印加され、
さらにＭ１３１．Ｍ１４１がオンするからＭ１２１のソ
ース電位の絶対値は十分小さく、Ｗ１２の電位は接地レ
ベルであるから、Ｍ１２１の浮遊ゲー）ＦＧ１２１の電
位の絶対値は十分小さく、第３図に示すように十分大き
なホットエレクトロン注入ゲート電流１ｇが得られ、ト
ランジスタＭ１２１の浮遊ゲートに電子が注入される。
この時、ワード線Ｗ１２を接地電位にしてもトランジス
タＭ１２１のドレインにかかる電圧がドレインでアバラ
ンシェブレークダウンが生じる電圧以上であれば初期的
にアバランシェブレークダウンによるホットエレクトロ
ンが注入され、浮遊ゲート電位が低下し、Ｍ１２１がオ
ンしてキャリアである正孔に起因したインパクト化によ
るホットな電子が注入される。電子が浮遊ゲー）ＦＧ１
２１に注入されることにより、トランジスタＭ１２１の
しきい値は正シフトして正値となり、トランジスタＭ１
２１はデイプレッション動作する様になる。この書込み
動作時、トランジスタＭ１２１と直列接続されているト
ランジスタＭｌ １１． Ｍ１３１゜Ｍ１４１では、Ｍ
１２１の書込みが進んでデイプレッション動作してオン
抵抗が小さくなり、各メモリトランジスタのＳＤ間電位
が抵抗分割されるようになってもＳＤ間電位は３〜４Ｖ
であり、しかもデイジット線ＤＩの電位は一２０Ｖであ
るから、浮遊ゲートＦＧＩ ｌ １．ＦＧ１３１．ＦＧ
Ｉ４１の電位は容量カップリングから約−１４Ｖて、そ
の絶対値はＳＤ間電電位差りも十分大きく、第３図から
明らかなようにホットエレクトロン注入電流はない。従
って、誤書込みは生じない。また同じデイジット線ＤＩ
に接続されている直列接続されたメモリトランジスタ群
Ｍ２１１．Ｍ２２１゜Ｍ２３１．Ｍ２４１はセレクトト
ランジスタＳ２１がオフしているため誤書込みは生じな
い。また他デイジット線Ｄ２に接続されているメモリト
ランジスタ群ではデイジット線Ｄ２の電位が接地電位で
あるため書込みは生じない。
タＭ１２１のドレインにかかる電圧がドレインでアバラ
ンシェブレークダウンが生じる電圧以上であれば初期的
にアバランシェブレークダウンによるホットエレクトロ
ンが注入され、浮遊ゲート電位が低下し、Ｍ１２１がオ
ンしてキャリアである正孔に起因したインパクト化によ
るホットな電子が注入される。電子が浮遊ゲー）ＦＧ１
２１に注入されることにより、トランジスタＭ１２１の
しきい値は正シフトして正値となり、トランジスタＭ１
２１はデイプレッション動作する様になる。この書込み
動作時、トランジスタＭ１２１と直列接続されているト
ランジスタＭｌ １１． Ｍ１３１゜Ｍ１４１では、Ｍ
１２１の書込みが進んでデイプレッション動作してオン
抵抗が小さくなり、各メモリトランジスタのＳＤ間電位
が抵抗分割されるようになってもＳＤ間電位は３〜４Ｖ
であり、しかもデイジット線ＤＩの電位は一２０Ｖであ
るから、浮遊ゲートＦＧＩ ｌ １．ＦＧ１３１．ＦＧ
Ｉ４１の電位は容量カップリングから約−１４Ｖて、そ
の絶対値はＳＤ間電電位差りも十分大きく、第３図から
明らかなようにホットエレクトロン注入電流はない。従
って、誤書込みは生じない。また同じデイジット線ＤＩ
に接続されている直列接続されたメモリトランジスタ群
Ｍ２１１．Ｍ２２１゜Ｍ２３１．Ｍ２４１はセレクトト
ランジスタＳ２１がオフしているため誤書込みは生じな
い。また他デイジット線Ｄ２に接続されているメモリト
ランジスタ群ではデイジット線Ｄ２の電位が接地電位で
あるため書込みは生じない。
次に読出し動作について説明する。読出し動作は、例え
ばメモリド、ランジスタＭ１２１を読出す場合、デイジ
ット線Ｄ１に約−３Ｖ、 セレクト線Ｓ１に約−５Ｖ
を印加し、他デイジット線Ｄ２゜セレクト線Ｓ２は接地
し、ワード線Ｗ１２（＝Ｗ２２）以外のワード線に約−
５ｖを印加し、ワード線Ｗｌ ２ （＝Ｗ２２）を接地
する。メモリトランジスタＭ１２１が書込んであればオ
ンし、書込んでなければオフしデータを識別する。
ばメモリド、ランジスタＭ１２１を読出す場合、デイジ
ット線Ｄ１に約−３Ｖ、 セレクト線Ｓ１に約−５Ｖ
を印加し、他デイジット線Ｄ２゜セレクト線Ｓ２は接地
し、ワード線Ｗ１２（＝Ｗ２２）以外のワード線に約−
５ｖを印加し、ワード線Ｗｌ ２ （＝Ｗ２２）を接地
する。メモリトランジスタＭ１２１が書込んであればオ
ンし、書込んでなければオフしデータを識別する。
次に消去動作について説明する。
消去は全メモリセルに関して同時に行われ、消去ゲー）
ＥＧに約−４０Ｖを印加し、すべてワード線を接地する
ことにより、浮遊ゲートＦＧと消去ゲー）ＥＧＯ間の酸
化膜でＦｏｗｌｅｒ Ｎ。
ＥＧに約−４０Ｖを印加し、すべてワード線を接地する
ことにより、浮遊ゲートＦＧと消去ゲー）ＥＧＯ間の酸
化膜でＦｏｗｌｅｒ Ｎ。
ｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ効果による電子注
出が生じ、全メモリセルが同時消去される。
出が生じ、全メモリセルが同時消去される。
消去に際し、過剰な電子注出が行われた場合にはしきい
値電位の絶対値が大きくなるため、そのメモリトランジ
スタはオンしなくなるが、ＰチャネルＭＩＳ電界効果ト
ランジスタでメモリ素子を構成しているため、消去時間
に対するしきい値電位の変化が小さく、従ってしきい値
電位の制御すなわち電子注出の制御が容易に行うことが
できるので、誤動作防止のためのセレクトゲート部を必
要としない。
値電位の絶対値が大きくなるため、そのメモリトランジ
スタはオンしなくなるが、ＰチャネルＭＩＳ電界効果ト
ランジスタでメモリ素子を構成しているため、消去時間
に対するしきい値電位の変化が小さく、従ってしきい値
電位の制御すなわち電子注出の制御が容易に行うことが
できるので、誤動作防止のためのセレクトゲート部を必
要としない。
［発明の効果コ
以上説明したように本発明は、ＰチャネルＭＩＳ７１１
界効果トランジスタの直列接続によりコンタクト数を減
らし、消去ゲートをワード線の間に配置することにより
浮遊ゲートの側壁と対向させ、メモリセルアレイ高集積
密度化が可能になり、また高信頼性を得ることができる
ため、高集積密度。
界効果トランジスタの直列接続によりコンタクト数を減
らし、消去ゲートをワード線の間に配置することにより
浮遊ゲートの側壁と対向させ、メモリセルアレイ高集積
密度化が可能になり、また高信頼性を得ることができる
ため、高集積密度。
高信頼度の不揮発性半導体メモリを得ることができる。
集積度に間しては、例えば２μｍルールで設計した場合
、従来の３Ｎゲ一ト層ＥＥ−ＦＲＯＭでメモリセル面積
６４μｍ２であったのが、本発明では例えばメモリセル
８個を直列接続することにより、３１．５μｍ２となり
、メモリセル面積を４９％まで減らすことができる効果
がある。
、従来の３Ｎゲ一ト層ＥＥ−ＦＲＯＭでメモリセル面積
６４μｍ２であったのが、本発明では例えばメモリセル
８個を直列接続することにより、３１．５μｍ２となり
、メモリセル面積を４９％まで減らすことができる効果
がある。
第１Ａ図は本発明の３層ゲート型ＥＥ−ＰＲＯＭの一実
施例を示す平面図、第１Ｂ図は第１Ａ図のＡ−Ａ’線断
面図、第２図は第１Ａ図に示す３層ゲート型ＥＥ−ＦＲ
ＯＭの等価回路図、第３図はＰチャネルトランジスタの
ホットエレクトロン注入によるゲート電流のゲート電位
とドレイン電位への依存性を示す特性図、第４Ａ図は従
来のＦｌ ａｓｈ−ＥＥＰＲＯＭの一例を示す平面図、
第４Ｂ図は第４Ａ図のＡ−Ａ’線断面図、第４Ｃ図は第
４Ａ図のＢ−Ｂ’線断面図、第５図は第４Ａ図に示すＦ
ｌａｓｈ−ＥＥＰＲＯＭの等価回路図、第６図はＮチャ
ネルトランジスタのホットエレクトロン注入によるゲー
ト電流のゲート電位とドレイン電位への依存性を示す特
性図である。 １ ・ ・ ２ ・ ・ ４・ ・ ５．６ ７ ・ ・ ８ ・ ・ ９ ・ ・ １０ ・ ・Ｎ型基板、 ・Ｐ型拡散層、 ・第１ゲート酸化膜、 ・第２ゲート酸化膜、 ・コンタクト、 ・Ｐ型半導体基板、 ・ソース、 ・ドレイン、 ・第１ゲート酸化膜、 １１・・・・・・・・・第２ゲート酸化膜、１２．１３
・・・・・・コンタクト、 ＤＩ、Ｄ２・・・・・・デイジット線、ＦＧｍｎ （
ｍ＝＝１． ２、 ｎ＝１．２）・ ・ ・ ・ ・・
・・・・・・・・・・・・・・・浮遊ゲート、Ｍｍｎ
（ｍ＝ １． ２ 、 ｎ＝１． ２）−
−−−−−・・・・・・・・・・・・・メモリトランジ
スタ、Ｗ又ｍ（ｎ＝１，２、ｍ＝１，２，３．４）−−
・・・・・・・・・・・・・・・・・・ワード線、ＥＧ
争 ・消去ゲート。
施例を示す平面図、第１Ｂ図は第１Ａ図のＡ−Ａ’線断
面図、第２図は第１Ａ図に示す３層ゲート型ＥＥ−ＦＲ
ＯＭの等価回路図、第３図はＰチャネルトランジスタの
ホットエレクトロン注入によるゲート電流のゲート電位
とドレイン電位への依存性を示す特性図、第４Ａ図は従
来のＦｌ ａｓｈ−ＥＥＰＲＯＭの一例を示す平面図、
第４Ｂ図は第４Ａ図のＡ−Ａ’線断面図、第４Ｃ図は第
４Ａ図のＢ−Ｂ’線断面図、第５図は第４Ａ図に示すＦ
ｌａｓｈ−ＥＥＰＲＯＭの等価回路図、第６図はＮチャ
ネルトランジスタのホットエレクトロン注入によるゲー
ト電流のゲート電位とドレイン電位への依存性を示す特
性図である。 １ ・ ・ ２ ・ ・ ４・ ・ ５．６ ７ ・ ・ ８ ・ ・ ９ ・ ・ １０ ・ ・Ｎ型基板、 ・Ｐ型拡散層、 ・第１ゲート酸化膜、 ・第２ゲート酸化膜、 ・コンタクト、 ・Ｐ型半導体基板、 ・ソース、 ・ドレイン、 ・第１ゲート酸化膜、 １１・・・・・・・・・第２ゲート酸化膜、１２．１３
・・・・・・コンタクト、 ＤＩ、Ｄ２・・・・・・デイジット線、ＦＧｍｎ （
ｍ＝＝１． ２、 ｎ＝１．２）・ ・ ・ ・ ・・
・・・・・・・・・・・・・・・浮遊ゲート、Ｍｍｎ
（ｍ＝ １． ２ 、 ｎ＝１． ２）−
−−−−−・・・・・・・・・・・・・メモリトランジ
スタ、Ｗ又ｍ（ｎ＝１，２、ｍ＝１，２，３．４）−−
・・・・・・・・・・・・・・・・・・ワード線、ＥＧ
争 ・消去ゲート。
Claims (1)
- キャリアの注入される浮遊ゲートと該浮遊ゲートの上方
に配置された制御ゲートと浮遊ゲートからキャリアを注
出させる消去ゲートとを有する電界効果トランジスタで
構成されるメモリセルを複数備えた不揮発性半導体メモ
リ装置において、２個以上の上記メモリセルを直列に接
続してメモリセル群を構成し、該メモリセル群を構成す
る複数の隣接する電界効果トランジスタの消去ゲートを
該電界効果トランジスタ間に共通させて配置し、浮遊ゲ
ートに絶縁膜を介して対向させたことを特徴とする不揮
発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038791A JPH02218158A (ja) | 1989-02-17 | 1989-02-17 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038791A JPH02218158A (ja) | 1989-02-17 | 1989-02-17 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218158A true JPH02218158A (ja) | 1990-08-30 |
Family
ID=12535128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038791A Pending JPH02218158A (ja) | 1989-02-17 | 1989-02-17 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218158A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012931A (ja) * | 2005-06-30 | 2007-01-18 | Sharp Corp | 不揮発性半導体記憶装置 |
| US7449746B2 (en) | 1996-02-28 | 2008-11-11 | Sandisk Corporation | EEPROM with split gate source side injection |
| WO2009107241A1 (ja) * | 2008-02-29 | 2009-09-03 | 株式会社 東芝 | マルチドットフラッシュメモリ |
| JP2010199300A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | マルチドットフラッシュメモリ及びその製造方法 |
| JP2012094929A (ja) * | 2012-02-17 | 2012-05-17 | Spansion Llc | 半導体メモリ及びその製造方法 |
-
1989
- 1989-02-17 JP JP1038791A patent/JPH02218158A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449746B2 (en) | 1996-02-28 | 2008-11-11 | Sandisk Corporation | EEPROM with split gate source side injection |
| JP2007012931A (ja) * | 2005-06-30 | 2007-01-18 | Sharp Corp | 不揮発性半導体記憶装置 |
| WO2009107241A1 (ja) * | 2008-02-29 | 2009-09-03 | 株式会社 東芝 | マルチドットフラッシュメモリ |
| US8223546B2 (en) | 2008-02-29 | 2012-07-17 | Kabushiki Kaisha Toshiba | Multi-dot flash memory |
| JP2010199300A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | マルチドットフラッシュメモリ及びその製造方法 |
| US8456908B2 (en) | 2009-02-25 | 2013-06-04 | Kabushiki Kaisha Toshiba | Multi-dot flash memory and method of manufacturing the same |
| JP2012094929A (ja) * | 2012-02-17 | 2012-05-17 | Spansion Llc | 半導体メモリ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6847556B2 (en) | Method for operating NOR type flash memory device including SONOS cells | |
| KR100306670B1 (ko) | Pmos단일다결정비휘발성메모리구조체 | |
| US5761121A (en) | PMOS single-poly non-volatile memory structure | |
| US8218370B2 (en) | Memory array of floating gate-based non-volatile memory cells | |
| US6631087B2 (en) | Low voltage single poly deep sub-micron flash eeprom | |
| US7688627B2 (en) | Flash memory array of floating gate-based non-volatile memory cells | |
| US6731541B2 (en) | Low voltage single poly deep sub-micron flash EEPROM | |
| US9935117B2 (en) | Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same | |
| KR100358070B1 (ko) | 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 | |
| US8687424B2 (en) | NAND flash memory of using common P-well and method of operating the same | |
| US7372734B2 (en) | Methods of operating electrically alterable non-volatile memory cell | |
| US6653682B1 (en) | Non-volatile electrically alterable semiconductor memory device | |
| US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
| US20080258200A1 (en) | Memory cell having a shared programming gate | |
| US6363012B1 (en) | Method for improved programming efficiency in flash memory cells | |
| JPH02218158A (ja) | 不揮発性半導体メモリ装置 | |
| KR20000051783A (ko) | 비휘발성 메모리 소자 | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| US12432915B2 (en) | Semiconductor device having a memory element with a source region and drain region and having multiple assistance elements | |
| US7236398B1 (en) | Structure of a split-gate memory cell | |
| US7242621B2 (en) | Floating-gate MOS transistor with double control gate | |
| US6850440B2 (en) | Method for improved programming efficiency in flash memory cells | |
| US8975685B2 (en) | N-channel multi-time programmable memory devices | |
| US8908412B2 (en) | Array architecture for reduced voltage, low power, single poly EEPROM | |
| KR19990061327A (ko) | 듀얼비트 게이트 분리형 플래쉬 메모리소자 및 그의구동방법 |