JPH02220431A - 半導体基板の形成法 - Google Patents
半導体基板の形成法Info
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- JPH02220431A JPH02220431A JP3927789A JP3927789A JPH02220431A JP H02220431 A JPH02220431 A JP H02220431A JP 3927789 A JP3927789 A JP 3927789A JP 3927789 A JP3927789 A JP 3927789A JP H02220431 A JPH02220431 A JP H02220431A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単結晶シリコン基板上にｍ−ｖ族化合物半導
体、特にＧａＡｓ半導体、の単結晶エピタキシャル層を
形成してなる半導体基板の形成法に係り、半導体基板と
しての反りを低減させることを図った半導体基板形成法
に関するものである。
体、特にＧａＡｓ半導体、の単結晶エピタキシャル層を
形成してなる半導体基板の形成法に係り、半導体基板と
しての反りを低減させることを図った半導体基板形成法
に関するものである。
一般に、ＧａＡｓなどの■−■族化合物半導体はその優
れた特徴を活かして高機能、高性能な半導体装置に利用
されている。しかしながら、化合物半導体結晶は一般に
高価であり、また、大面積の高品質基板結晶が得にくい
などの問題がある。これに対処して、安価で良質軽量な
シリコン（Ｓｉ）を基板とし、このＳｉ基板上に半導体
装置を構成するための化合物半導体層を積層する方法が
幾つか提案されており（例えば、 （ｉ）Ｒ，Ｐ。
れた特徴を活かして高機能、高性能な半導体装置に利用
されている。しかしながら、化合物半導体結晶は一般に
高価であり、また、大面積の高品質基板結晶が得にくい
などの問題がある。これに対処して、安価で良質軽量な
シリコン（Ｓｉ）を基板とし、このＳｉ基板上に半導体
装置を構成するための化合物半導体層を積層する方法が
幾つか提案されており（例えば、 （ｉ）Ｒ，Ｐ。
Ｇａ１ｅ、Ｊ、Ｃ，Ｃ，Ｆａｎ、Ｂ、Ｙ、Ｔｓａｕｒ、
Ｇ、Ｗ。
Ｇ、Ｗ。
Ｔｕｒｎｅｒ、 ａｎｄ Ｆ、Ｍ、 Ｄａｖｉｓ、 Ｉ
ＥＥＥ Ｅｌｅｃｔ−ｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔ、 、 （アイ・イーφイー・イーエレクトロンデ
バイス レター）ＥＤＬ−２，１６９（１９８１）；
（■） Ｍ、 Ａｋｉｙａｍａ、 Ｙ、
Ｋａｗａｒａｄａ。
ＥＥＥ Ｅｌｅｃｔ−ｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔ、 、 （アイ・イーφイー・イーエレクトロンデ
バイス レター）ＥＤＬ−２，１６９（１９８１）；
（■） Ｍ、 Ａｋｉｙａｍａ、 Ｙ、
Ｋａｗａｒａｄａ。
ａｎｄ Ｋ、 Ｋａｍｉｎｉｓｈｉ、 Ｊｐｎ、 Ｊ
＝ Ａｐｐｌ、 Ｐｈｙｓ。
＝ Ａｐｐｌ、 Ｐｈｙｓ。
（日本応用物理学会誌）、 ２３ Ｌ８４３ （１９８
４） ； （ｕｉ）Ｗ、 Ｉ 、 Ｗａｎｇ、 Ａｐ
ｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、 （応用物理学レター
） ４４．１１４９ （１９８４）などを 参照）、Ｓ
ｉ基板上に比較的良質の化合物半導体結晶膜が形成され
るようになりつつある。
４） ； （ｕｉ）Ｗ、 Ｉ 、 Ｗａｎｇ、 Ａｐ
ｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、 （応用物理学レター
） ４４．１１４９ （１９８４）などを 参照）、Ｓ
ｉ基板上に比較的良質の化合物半導体結晶膜が形成され
るようになりつつある。
Ｓｉ基板上にｍ−ｖ族化合物半導体層を積層して半導体
基板とする場合、Ｇ ａ Ａ ｓ成長層には。
基板とする場合、Ｇ ａ Ａ ｓ成長層には。
Ｓｉ基板との熱膨張係数差に起因する引っ張り応力が作
用して、Ｓｉ基板上にＧａＡｓを成長させたエピタキシ
ャル・ウェハに反りを生じさせるという問題が残されて
いる。例えば、厚さ２８０μｍのＳｉ基板上にＧａＡｓ
エピタキシャル層を約４μｍ成長させた場合、直径２吋
の基板でもウェハ中央が下に凸に約５０μｍはど反るこ
とが知られている（第３図）。
用して、Ｓｉ基板上にＧａＡｓを成長させたエピタキシ
ャル・ウェハに反りを生じさせるという問題が残されて
いる。例えば、厚さ２８０μｍのＳｉ基板上にＧａＡｓ
エピタキシャル層を約４μｍ成長させた場合、直径２吋
の基板でもウェハ中央が下に凸に約５０μｍはど反るこ
とが知られている（第３図）。
この大きな反りはＳｉ基板上に成長したＧａＡｓ層を利
用して半導体装置を製造しようとするとき、特に写真製
版工程などで問題となり、製造歩留りを大きく低下させ
るなどの問題がある。また、このＧａＡｓ／Ｓｉ基板を
宇宙用太陽電池に応用しようとする場合、太陽電池の単
位重量当たりの発生電力（重量能率）が問題となる。重
量能率を充分に高めるためには、Ｓｉ基板の厚さを少な
くとも１００μｍ以下にする必要があるが、この場合に
はウェハの反りはますます大きくなり、太陽電池製作工
程中のカバーガラス接着工程や、アセンブリの際の溶接
工程で困難を生じさせ、またセルの割れが生じたり、著
しい歩留りの低下が起こり、高性能な宇宙用太陽電池の
製造が困蔑になるという問題がある。
用して半導体装置を製造しようとするとき、特に写真製
版工程などで問題となり、製造歩留りを大きく低下させ
るなどの問題がある。また、このＧａＡｓ／Ｓｉ基板を
宇宙用太陽電池に応用しようとする場合、太陽電池の単
位重量当たりの発生電力（重量能率）が問題となる。重
量能率を充分に高めるためには、Ｓｉ基板の厚さを少な
くとも１００μｍ以下にする必要があるが、この場合に
はウェハの反りはますます大きくなり、太陽電池製作工
程中のカバーガラス接着工程や、アセンブリの際の溶接
工程で困難を生じさせ、またセルの割れが生じたり、著
しい歩留りの低下が起こり、高性能な宇宙用太陽電池の
製造が困蔑になるという問題がある。
本発明の目的は、従来技術での上記問題点を解決し、Ｇ
ａＡｓ／Ｓｉのエピタキシャル・ウェハの反りを低減し
、大型ＧａＡｓ／Ｓｉウェハを用いた各種半導体装置の
製造工程での作業を容易にし、製造歩留りを向上させる
ことのできる半導体基板形成法を提供するにある。
ａＡｓ／Ｓｉのエピタキシャル・ウェハの反りを低減し
、大型ＧａＡｓ／Ｓｉウェハを用いた各種半導体装置の
製造工程での作業を容易にし、製造歩留りを向上させる
ことのできる半導体基板形成法を提供するにある。
上記目的は、単結晶シリコン基板上にｍ−ｖ族化合物半
導体単結晶エピタキシャル層を形成してなる半導体基板
の形成方法において、（イ）まず、上記エピタキシャル
層を形成しようとする単結晶シリコン基板の表面に対し
て向き合う裏面上に、高融点金属とシリコンとの化合物
であるシリサイドの薄層を形成する工程と、（ロ）しか
る後、単結晶シリコン基板の表面上にｍ−ｖ族化合物半
導体単結晶エピタキシャル層を形成する工程とを含む形
成方法とすることにより、達成される。
導体単結晶エピタキシャル層を形成してなる半導体基板
の形成方法において、（イ）まず、上記エピタキシャル
層を形成しようとする単結晶シリコン基板の表面に対し
て向き合う裏面上に、高融点金属とシリコンとの化合物
であるシリサイドの薄層を形成する工程と、（ロ）しか
る後、単結晶シリコン基板の表面上にｍ−ｖ族化合物半
導体単結晶エピタキシャル層を形成する工程とを含む形
成方法とすることにより、達成される。
（作用〕
シリサイドの熱膨張係数は、その組成、堆積温度、焼成
温度等により異なるが、一般にシリコンより大きく、そ
のためシリサイド層には引っ張り応力が作用し、第４図
に示すように、シリサイド膜２を内側にして、Ｓｉ基板
１を上に凸に反らせる。そのため、裏面にシリサイド層
を形成しておいたウェハの表面上にＧａＡｓエピタキシ
ャル層を成長させたエピタキシャル・ウェハでは、シリ
サイド層による反対方向の反りにより、ＧａＡｓ層によ
る反りを打ち消すことが可能となる。よって、第２図に
示すように、平坦な■−■族化合物半導体エピタキシャ
ル層３ｂを表面上に有するエピタキシャル・ウェハが実
現できる。
温度等により異なるが、一般にシリコンより大きく、そ
のためシリサイド層には引っ張り応力が作用し、第４図
に示すように、シリサイド膜２を内側にして、Ｓｉ基板
１を上に凸に反らせる。そのため、裏面にシリサイド層
を形成しておいたウェハの表面上にＧａＡｓエピタキシ
ャル層を成長させたエピタキシャル・ウェハでは、シリ
サイド層による反対方向の反りにより、ＧａＡｓ層によ
る反りを打ち消すことが可能となる。よって、第２図に
示すように、平坦な■−■族化合物半導体エピタキシャ
ル層３ｂを表面上に有するエピタキシャル・ウェハが実
現できる。
シリサイドは、集積回路の電極、配線材料として使われ
ることからも分かるように、極めて低抵抗で安定な材料
であり、したがって、シリサイド層２は、そのまま半導
体装置の裏面電極材料として使用できる。
ることからも分かるように、極めて低抵抗で安定な材料
であり、したがって、シリサイド層２は、そのまま半導
体装置の裏面電極材料として使用できる。
シリサイド層に生じる引っ張り応力は、シリサイド材料
、付着時の基板温度、その後の熱処理温度、シリサイド
層の厚さ等により広範囲に選べるので、ＧａＡｓ膜のエ
ピタキシャル条件、デバイス製造条件等に応じて最適化
が可能で、製造工程上の自由度が高い。
、付着時の基板温度、その後の熱処理温度、シリサイド
層の厚さ等により広範囲に選べるので、ＧａＡｓ膜のエ
ピタキシャル条件、デバイス製造条件等に応じて最適化
が可能で、製造工程上の自由度が高い。
シリサイド生成時の高温熱処理（シンター）の際に体積
収縮を起こし、シリサイドにはやはり張力型の内部応力
が生じる。この内部応力は高温でも保持されており、こ
のためＳｉ基板はＧａＡｓ成長時でも上に凸に（ＧａＡ
ｓを成長させる面を外側に）曲がる。したがってＧａＡ
ｓを成長させる表面のＳｉの格子定数は広げられ、Ｇａ
Ａｓの格子不定数により近くなり、従来、８１基板上に
直接ＧａＡｓを成長させた場合に格子不整合が原因でＳ
ｉとＧ ａ Ａ ｓの界面に発生していた転位などの結
晶欠陥の低減にも効果があり、より高品質のＧａＡｓエ
ピタキシャル結晶が形成出来る。
収縮を起こし、シリサイドにはやはり張力型の内部応力
が生じる。この内部応力は高温でも保持されており、こ
のためＳｉ基板はＧａＡｓ成長時でも上に凸に（ＧａＡ
ｓを成長させる面を外側に）曲がる。したがってＧａＡ
ｓを成長させる表面のＳｉの格子定数は広げられ、Ｇａ
Ａｓの格子不定数により近くなり、従来、８１基板上に
直接ＧａＡｓを成長させた場合に格子不整合が原因でＳ
ｉとＧ ａ Ａ ｓの界面に発生していた転位などの結
晶欠陥の低減にも効果があり、より高品質のＧａＡｓエ
ピタキシャル結晶が形成出来る。
以下１図面を参照して、代表的な■−■化合物半導体で
あるＧａＡｓを用いた場合の本発明の一実施例を説明す
る。
あるＧａＡｓを用いた場合の本発明の一実施例を説明す
る。
第１図は本発明による半導体基板の形成法の工程を説明
する図面である。面方位（１００）、厚さ２００μｍの
Ｓｉ基板を適当な治具に固定し、スパッタ装置内に設置
し、基板温度を２００℃に加熱する。
する図面である。面方位（１００）、厚さ２００μｍの
Ｓｉ基板を適当な治具に固定し、スパッタ装置内に設置
し、基板温度を２００℃に加熱する。
その後例えばターゲツト材にＴｉＳｉ、を用いＳｉ基板
上に約２μｍ堆積する。その際にＧａＡｓを成長させよ
うとする面にシリサイドが付着しないようにすることが
必要である１例えばＧ ａ Ａ ｓを成長させようとす
る面を適当な治具で覆うとか、表面に比較的薄い酸化膜
や、あるいは耐熱性の高い樹脂等のコーティングとかの
保護膜を形成して、シリサイド膜堆積後保護膜を除去す
るなどの方法が可能である。なお、シリサイド堆積後の
Ｓｉ基板１は、シリサイド膜２を低温で堆積し、かつシ
ンターを行っていないので、第１図（ａ）に示すように
ほぼ平坦なままである。
上に約２μｍ堆積する。その際にＧａＡｓを成長させよ
うとする面にシリサイドが付着しないようにすることが
必要である１例えばＧ ａ Ａ ｓを成長させようとす
る面を適当な治具で覆うとか、表面に比較的薄い酸化膜
や、あるいは耐熱性の高い樹脂等のコーティングとかの
保護膜を形成して、シリサイド膜堆積後保護膜を除去す
るなどの方法が可能である。なお、シリサイド堆積後の
Ｓｉ基板１は、シリサイド膜２を低温で堆積し、かつシ
ンターを行っていないので、第１図（ａ）に示すように
ほぼ平坦なままである。
この基板を洗浄し、ＭＯＣＶＤ炉内に設置し、９００℃
以上の温度で水素雰囲気中で１０分ないし３０分の熱処
理を行い、ＧａＡｓ成長面の清浄化処理を行う、基板温
度を約４００℃に下げ非晶質状態のＧａＡｓを約１０ｎ
ｍ堆積させる。高温での表面清浄処理化の際に堆積され
たシリサイドはシンターされて体積収縮を起こし、さら
に非晶質ＧａＡｓの成長時には約５００℃の温度差での
Ｓｉとシリサイドとの熱膨張係数の違いにより、シリサ
イドには張力型の内部応力が生じる。この内部応力のた
めＳｉ基板は第１図（ｂ）に示すように非晶質ＧａＡｓ
１３ａの成長時にはやや上に凸に（ＧａＡｓを成長させ
る面を外側に）曲がる。
以上の温度で水素雰囲気中で１０分ないし３０分の熱処
理を行い、ＧａＡｓ成長面の清浄化処理を行う、基板温
度を約４００℃に下げ非晶質状態のＧａＡｓを約１０ｎ
ｍ堆積させる。高温での表面清浄処理化の際に堆積され
たシリサイドはシンターされて体積収縮を起こし、さら
に非晶質ＧａＡｓの成長時には約５００℃の温度差での
Ｓｉとシリサイドとの熱膨張係数の違いにより、シリサ
イドには張力型の内部応力が生じる。この内部応力のた
めＳｉ基板は第１図（ｂ）に示すように非晶質ＧａＡｓ
１３ａの成長時にはやや上に凸に（ＧａＡｓを成長させ
る面を外側に）曲がる。
次に基板温度を７５０℃に上げ通常のＧａＡｓのエピタ
キシャル成長を行う、この成長温度下では。
キシャル成長を行う、この成長温度下では。
シリサイドのシンター時の温度との差が小さいため、熱
膨張係数差によるシリサイドの内部応力は減少し、Ｓｉ
基板の反りは減少しているものの、やや上に凸の反りを
残している〔第１図（ｃ））。
膨張係数差によるシリサイドの内部応力は減少し、Ｓｉ
基板の反りは減少しているものの、やや上に凸の反りを
残している〔第１図（ｃ））。
また、ＧａＡｓ成長のための昇温過程、およびエピタキ
シャル成長の初期において非晶質ＧａＡｓは単結晶化す
る。
シャル成長の初期において非晶質ＧａＡｓは単結晶化す
る。
上記工程で２インチＳｉ基板にＧａＡｓを約５μｍ成長
させたエピタキシャル・ウェハの場合でも、ウェハの中
央での反りは±１０μｍ以下が得られ、反りが緩和され
ることが確認された。また、シリサイドの比抵抗も約２
０μΩ１以下と低く充分電極として使用可能である６ なお、Ｓｉ基板厚、ＧａＡｓ膜厚が上記実施例と異なる
場合には、その反り量を打ち消すようにシリサイドの膜
厚、組成比、形成温度などを調整すれば、反りの無い基
板を実現出来る。
させたエピタキシャル・ウェハの場合でも、ウェハの中
央での反りは±１０μｍ以下が得られ、反りが緩和され
ることが確認された。また、シリサイドの比抵抗も約２
０μΩ１以下と低く充分電極として使用可能である６ なお、Ｓｉ基板厚、ＧａＡｓ膜厚が上記実施例と異なる
場合には、その反り量を打ち消すようにシリサイドの膜
厚、組成比、形成温度などを調整すれば、反りの無い基
板を実現出来る。
また、ＧａＡｓのエピタキシャル成長時にウェハはＧ
ａ Ａ ｓ成長面を上にやや反った状態となっている。
ａ Ａ ｓ成長面を上にやや反った状態となっている。
これはＳｉの格子定数を広げることになりＧａＡｓとＳ
ｉとの格子不整合を緩和する上で有利である。これは、
Ｓｉ基板上のＧａＡｓエピタキシャル結晶の結晶性向上
に寄与する。
ｉとの格子不整合を緩和する上で有利である。これは、
Ｓｉ基板上のＧａＡｓエピタキシャル結晶の結晶性向上
に寄与する。
また本発明により形成した半導体基板は、ＧａＡｓのエ
ピタキシャル成長後に裏面のシリサイド膜を除去しても
、裏面にシリサイド膜を形成せずにＧａＡｓをエピタキ
シャル成長させた半導体基板よりも反りが少ないことが
確認された。これはＧａＡｓ成長中の温度のもとてシリ
サイド膜から受ける応力を緩和するような塑性変形をし
たものと考えられる。
ピタキシャル成長後に裏面のシリサイド膜を除去しても
、裏面にシリサイド膜を形成せずにＧａＡｓをエピタキ
シャル成長させた半導体基板よりも反りが少ないことが
確認された。これはＧａＡｓ成長中の温度のもとてシリ
サイド膜から受ける応力を緩和するような塑性変形をし
たものと考えられる。
シリサイドの材料としては、Ｔｉ以外にも種々の高融点
金属１例えばＺｒ、Ｖ、Ｔａ、Ｍｏ、Ｗ＋Ｃｏ、Ｉｒ等
が使用可能である。また、シリサイドの形成法もここで
述べた以外に、例えばＳｉと高融点金属とを同時または
交互に蒸着あるいはスパッタにより形成する方法、Ｓｉ
基板上に高融点金属を堆積し、高温処理によりＳｉと高
融点金属とを反応させシリサイドを形成する方法等が、
使用するＳｉ基板の厚さ、後の化合物半導体結晶膜の形
成工程、半導体装置の製造工程に応じて選ぶことが可能
である。
金属１例えばＺｒ、Ｖ、Ｔａ、Ｍｏ、Ｗ＋Ｃｏ、Ｉｒ等
が使用可能である。また、シリサイドの形成法もここで
述べた以外に、例えばＳｉと高融点金属とを同時または
交互に蒸着あるいはスパッタにより形成する方法、Ｓｉ
基板上に高融点金属を堆積し、高温処理によりＳｉと高
融点金属とを反応させシリサイドを形成する方法等が、
使用するＳｉ基板の厚さ、後の化合物半導体結晶膜の形
成工程、半導体装置の製造工程に応じて選ぶことが可能
である。
以上にように１本発明によれば１反りを有しないｍ−ｖ
族化合物半導体単結晶エピタキシャル層をＳｉ基板表面
上に有する半導体基板を経済的に製作することができ、
かつ、大型ＧａＡｓ／Ｓｉウェハを用いた各種半導体装
置の製造工程での作業を容易にし、製造歩留りを向上さ
せることができる。
族化合物半導体単結晶エピタキシャル層をＳｉ基板表面
上に有する半導体基板を経済的に製作することができ、
かつ、大型ＧａＡｓ／Ｓｉウェハを用いた各種半導体装
置の製造工程での作業を容易にし、製造歩留りを向上さ
せることができる。
第１図は本発明の一実施例を説明するウェハ断面を示す
図で、（ａ）はＳｉウェハの裏面にシリサイド膜を堆積
した状態のウェハ、（ｂ）はこのウェハ表面上にＧａＡ
ｓをエピタキシャル成長させた状態のウェハ、（ｃ）は
ＧａＡｓ成長後の室温でのウェハの断面を示す図、第２
図は本発明の一実施例の半導体基板形成法を採用して得
られる半導体基板の構造を説明するウェハ断面を示す図
、第３図は従来技術を説明するために示したウェハ断面
図、第４図はウェハ裏面にシリサイド膜を堆積し。 シンターしたウェハの室温での断面を示す図である。 符号の説明 １・・・Ｓｉ基板 ２・・・シリサイド膜 ３ａ・・・非晶質ＧａＡｓ層 ３ｂ・・・ＧａＡｓエピタキシャル層
図で、（ａ）はＳｉウェハの裏面にシリサイド膜を堆積
した状態のウェハ、（ｂ）はこのウェハ表面上にＧａＡ
ｓをエピタキシャル成長させた状態のウェハ、（ｃ）は
ＧａＡｓ成長後の室温でのウェハの断面を示す図、第２
図は本発明の一実施例の半導体基板形成法を採用して得
られる半導体基板の構造を説明するウェハ断面を示す図
、第３図は従来技術を説明するために示したウェハ断面
図、第４図はウェハ裏面にシリサイド膜を堆積し。 シンターしたウェハの室温での断面を示す図である。 符号の説明 １・・・Ｓｉ基板 ２・・・シリサイド膜 ３ａ・・・非晶質ＧａＡｓ層 ３ｂ・・・ＧａＡｓエピタキシャル層
Claims (1)
- １、単結晶シリコン基板上にIII−Ｖ族化合物半導体単
結晶エピタキシャル層を形成してなる半導体基板の形成
法において、（イ）上記エピタキシャル層を形成しよう
とする単結晶シリコン基板の表面に対して向き合う裏面
上に、高融点金属とシリコンとの化合物であるシリサイ
ドの薄層を形成する工程と、（ロ）しかる後、単結晶シ
リコン基板の表面上にIII−Ｖ族化合物半導体単結晶エ
ピタキシャル層を形成する工程とを含むことを特徴とす
る半導体基板の形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927789A JPH02220431A (ja) | 1989-02-21 | 1989-02-21 | 半導体基板の形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3927789A JPH02220431A (ja) | 1989-02-21 | 1989-02-21 | 半導体基板の形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220431A true JPH02220431A (ja) | 1990-09-03 |
Family
ID=12548673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3927789A Pending JPH02220431A (ja) | 1989-02-21 | 1989-02-21 | 半導体基板の形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220431A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295889A (ja) * | 2008-06-06 | 2009-12-17 | Sumco Corp | 半導体ウェーハの湾曲判定方法、膜付きウェーハの製造方法 |
| JP2020181965A (ja) * | 2019-04-26 | 2020-11-05 | 富士電機株式会社 | 半導体基板の製造方法および半導体装置の製造方法 |
| US12272608B2 (en) | 2020-01-03 | 2025-04-08 | Lam Research Corporation | Station-to-station control of backside bow compensation deposition |
| US12300489B2 (en) | 2020-01-30 | 2025-05-13 | Lam Research Corporation | UV cure for local stress modulation |
-
1989
- 1989-02-21 JP JP3927789A patent/JPH02220431A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295889A (ja) * | 2008-06-06 | 2009-12-17 | Sumco Corp | 半導体ウェーハの湾曲判定方法、膜付きウェーハの製造方法 |
| JP2020181965A (ja) * | 2019-04-26 | 2020-11-05 | 富士電機株式会社 | 半導体基板の製造方法および半導体装置の製造方法 |
| US12272608B2 (en) | 2020-01-03 | 2025-04-08 | Lam Research Corporation | Station-to-station control of backside bow compensation deposition |
| US12300489B2 (en) | 2020-01-30 | 2025-05-13 | Lam Research Corporation | UV cure for local stress modulation |
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