JPH02220509A - インピーダンス整合回路 - Google Patents
インピーダンス整合回路Info
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- JPH02220509A JPH02220509A JP4278489A JP4278489A JPH02220509A JP H02220509 A JPH02220509 A JP H02220509A JP 4278489 A JP4278489 A JP 4278489A JP 4278489 A JP4278489 A JP 4278489A JP H02220509 A JPH02220509 A JP H02220509A
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- Japan
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- circuit
- inductor
- inductance
- impedance matching
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高周波帯集積回路における増幅器。
発振器１周波数変換回路などのインピーダンス整合回路
に関するものである。
に関するものである。
超高周波帯（例えばマイクロ波帯）で用いられる増幅器
などの集積回路は、ＧａＡｓなどの半導体基板上に、電
界効果トランジスタ（ＦＥＴ）。
などの集積回路は、ＧａＡｓなどの半導体基板上に、電
界効果トランジスタ（ＦＥＴ）。
抵抗、キャパシタ、インダクタなどを集積して構成され
ている。
ている。
このような集積回路のコストを下げるために、−枚の半
導体基板上にできるだけ多くの回路を集積することが要
望されている。
導体基板上にできるだけ多くの回路を集積することが要
望されている。
ＦＥＴを用いた増幅器の出力および入力インピーダンス
は一般に高く、また、大きな容量性リアクタンスを有し
ている。
は一般に高く、また、大きな容量性リアクタンスを有し
ている。
例えば、第４図に示すＦＥＴを用いたソース接地増幅器
の８ＧＨｚ、１２０七、１５Ｇ旧における出力インピー
ダンスは、それぞれ第５図のスミス図表において点Ａ、
Ｂ、Ｃのように表される。
の８ＧＨｚ、１２０七、１５Ｇ旧における出力インピー
ダンスは、それぞれ第５図のスミス図表において点Ａ、
Ｂ、Ｃのように表される。
このようなＦＥＴを用いた増幅回路においては、第４図
に示すように、ＦＥＴ５１のドレイン（Ｄ）に大きなイ
ンダクタンス値を有するインダクタ５３を接続すること
により、ＦＥＴ５１の出力インピーダンスと外部回路５
４のインピーダンス（例えば特性インピーダンスとして
５０Ω）とを整合している。
に示すように、ＦＥＴ５１のドレイン（Ｄ）に大きなイ
ンダクタンス値を有するインダクタ５３を接続すること
により、ＦＥＴ５１の出力インピーダンスと外部回路５
４のインピーダンス（例えば特性インピーダンスとして
５０Ω）とを整合している。
このような大きなインダクタンス値を有するインダクタ
５３を集積回路上で実現するために、第６図に示すよう
なスパイラルインダクタが用いられている。
５３を集積回路上で実現するために、第６図に示すよう
なスパイラルインダクタが用いられている。
ところで、上述した従来方式にあっては、インピーダン
ス整合回路として大きなインダクタンス値を有するイン
ダクタが必要となる。このためには、スパイラルインダ
クタの巻数を多くする必要があり、半導体基板上でこの
スパイラルインダクタが占める面積が大きくなるという
問題点があった。
ス整合回路として大きなインダクタンス値を有するイン
ダクタが必要となる。このためには、スパイラルインダ
クタの巻数を多くする必要があり、半導体基板上でこの
スパイラルインダクタが占める面積が大きくなるという
問題点があった。
例えば、５ｎＨのインダクタンスを有するスパイラルイ
ンダクタは３００ｕｍ角程度の大きさとなり、この大き
なインダクタによって集積回路の面積の大部分が占めら
れてしまう、従って、−枚の半導体基板上に集積できる
回路の数が少ないため、このような集積回路は高価とな
っていた。
ンダクタは３００ｕｍ角程度の大きさとなり、この大き
なインダクタによって集積回路の面積の大部分が占めら
れてしまう、従って、−枚の半導体基板上に集積できる
回路の数が少ないため、このような集積回路は高価とな
っていた。
本発明は、このような点にかんがみて創作され−２たも
のであり、集積回路上でインダクタが占有する面積を小
さくするようにしたインピーダンス整合回路を提供する
ことを目的としている。
のであり、集積回路上でインダクタが占有する面積を小
さくするようにしたインピーダンス整合回路を提供する
ことを目的としている。
上述した目的を達成するために、本発明にあっては、並
列接続されたインダクタとキャパシタとからなる共振回
路を備え、両端に接続された回路間のインピーダンス整
合をとるインピーダンス整合回路において、共振回路が
動作周波数よりも高い共振周波数を有するように構成さ
れている。
列接続されたインダクタとキャパシタとからなる共振回
路を備え、両端に接続された回路間のインピーダンス整
合をとるインピーダンス整合回路において、共振回路が
動作周波数よりも高い共振周波数を有するように構成さ
れている。
インダクタとキャパシタとからなる共振回路の共振周波
数を動作周波数よりも高く設定することにより、この共
振回路は動作周波数において、大きな誘導性リアクタン
スを有するようになる。
数を動作周波数よりも高く設定することにより、この共
振回路は動作周波数において、大きな誘導性リアクタン
スを有するようになる。
本発明にあっては、小さいインダクタンス値を有するイ
ンダクタを用いて、大きな誘導性リアクタンスを得るこ
とができる。
ンダクタを用いて、大きな誘導性リアクタンスを得るこ
とができる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第１図に、本発明の一実施例におけるインピーダンス整
合回路の構成を示す。
合回路の構成を示す。
第１図において、インダクタ２３とキャパシタ２５とは
並列に接続されて共振回路を構成している。この共振回
路の一端はソース接地増幅器を構成しているＦＥＴ２１
のドレイン（Ｄ）に接続されており、他端は外部回路２
４に接続されている。
並列に接続されて共振回路を構成している。この共振回
路の一端はソース接地増幅器を構成しているＦＥＴ２１
のドレイン（Ｄ）に接続されており、他端は外部回路２
４に接続されている。
インダクタ２３とキャパシタ２５とで形成された共振回
路の所定の角周波数ωにおけるリアクタンスＸは式（１
）で表される。
路の所定の角周波数ωにおけるリアクタンスＸは式（１
）で表される。
ｊＸ−・・・ （１）
１ ／ ｊωＬ＋ｊωＣ
但し、Ｌはインダクタ２３のインダクタンス。
Ｃはキャパシタ２５のキャパシタンスである。
また、共振回路の共振角周波数ω。は、インダクタンス
ＬとキャパシタンスＣとを用いて、式（２）のように表
される。
ＬとキャパシタンスＣとを用いて、式（２）のように表
される。
ω。−１／ （Ｌ Ｃ）”” ・・・ （２）
ここで、動作周波数ｆに対応する角周波数ω（以下動作
周波数ωと称する）は、式（３）に示すように、上述し
た共振角周波数ω。よりもΔωだけ低い角周波数とする
。この動作周波数ｆは、ＦＥＴ２１において増幅動作を
行なう周波数、即ち、ＦＥＴ２１の出力側と外部回路２
４との間でインピーダンス整合をとるべき周波数である
。
ここで、動作周波数ｆに対応する角周波数ω（以下動作
周波数ωと称する）は、式（３）に示すように、上述し
た共振角周波数ω。よりもΔωだけ低い角周波数とする
。この動作周波数ｆは、ＦＥＴ２１において増幅動作を
行なう周波数、即ち、ＦＥＴ２１の出力側と外部回路２
４との間でインピーダンス整合をとるべき周波数である
。
ω＝ω。−Δω （ω。〉〉Δω）・・・ （３）この
ような動作周波数ωにおける共振回路のりアクタンスＸ
は、式（２）、 （３）を用いて式（１）を変形するこ
とにより、式（４）のように表される。
ような動作周波数ωにおける共振回路のりアクタンスＸ
は、式（２）、 （３）を用いて式（１）を変形するこ
とにより、式（４）のように表される。
式（４）かられかるように、リアクタンスＸはΔωが小
さい時に大きな誘導性リアクタンスとなる。
さい時に大きな誘導性リアクタンスとなる。
例えば、ω。／Δω＝１０とすると、共振回路の動作周
波数ωにおけるリアクタンスは、インダクタ２３のイン
ダクタンスりのほぼ５倍のインダクタンス値に相当する
。従って、上述したＦＥ、Ｔ２１が有する容量性リアク
タンスを整合するために、インダクタンスＬ０が必要で
ある場合に、インダクタンス１ ／ ５ Ｌ ６を有す
るインダクタ２３を用いて整合することが可能となる。
波数ωにおけるリアクタンスは、インダクタ２３のイン
ダクタンスりのほぼ５倍のインダクタンス値に相当する
。従って、上述したＦＥ、Ｔ２１が有する容量性リアク
タンスを整合するために、インダクタンスＬ０が必要で
ある場合に、インダクタンス１ ／ ５ Ｌ ６を有す
るインダクタ２３を用いて整合することが可能となる。
このとき、キャパシタ２５のキャパシタンスＣは、式（
２）から求められる。
２）から求められる。
このように、動作周波数ωよりもΔωだけ高い共振角周
波数ω。を有する共振回路によって、動作周波数ωにお
いて、大きな誘導性リアクタンスを実現することができ
る。
波数ω。を有する共振回路によって、動作周波数ωにお
いて、大きな誘導性リアクタンスを実現することができ
る。
これにより、小さいインダクタンス値を持つインダクタ
を用いて、ＦＥＴ２１の出力側のインピーダンスと外部
回路２４のインピーダンス（例えば特性インピーダンス
として５０Ω）とを整合することができる。
を用いて、ＦＥＴ２１の出力側のインピーダンスと外部
回路２４のインピーダンス（例えば特性インピーダンス
として５０Ω）とを整合することができる。
第２図に本発明の実施例によるインピーダンス整合回路
を適用したカスコード増幅器の構成例を示す。
を適用したカスコード増幅器の構成例を示す。
図において、３１および３２はＦＥＴ ３３および３
６はインダクタ、３４および３５は抵抗。
６はインダクタ、３４および３５は抵抗。
３７はキャパシタ、３８は入力端子、３９は外部回路で
ある。
ある。
図のように、ゲート接地増幅器を構成しているＦＥＴ３
２のドレイン（Ｄ）は、インダクタ３６とキャパシタ３
７とからなる共振回路を介して外部回路３９に接続され
ている。
２のドレイン（Ｄ）は、インダクタ３６とキャパシタ３
７とからなる共振回路を介して外部回路３９に接続され
ている。
第３図（ａ）に、第２図に示したカスコード増幅器に接
続された共振回路の代わりに、３．３ｎＨのインダクタ
ンスを有するインダクタにより、インピーダンス整合を
とっている場合の特性を示す。
続された共振回路の代わりに、３．３ｎＨのインダクタ
ンスを有するインダクタにより、インピーダンス整合を
とっている場合の特性を示す。
図において、横軸は周波数（Ｇ ）（ｚ ）を示し、縦
軸は利得（ｄＢ）を示している。
軸は利得（ｄＢ）を示している。
また、第３図（ｂ）に第２図に示したカスコード増幅器
の特性を示す。
の特性を示す。
ここで、カスコード増幅器に接続されている共振回路は
、１．６８ｎＨのインダクタンスを有するインダクタ３
６と０．０５ＰＦのキャパシタンスを有するキャパシタ
３７とを用いて形成されている。
、１．６８ｎＨのインダクタンスを有するインダクタ３
６と０．０５ＰＦのキャパシタンスを有するキャパシタ
３７とを用いて形成されている。
このように、インダクタのみでインピーダンスを整合す
る場合に比べて、約半分のインダクタシス値を有するイ
ンダクタ３６とキャパシタ３７とで形成された共振回路
を用いて、第３図に示したカスコード増幅器の出力側と
外部回路３９との間のインピーダンス整合をとることが
可能となる。
る場合に比べて、約半分のインダクタシス値を有するイ
ンダクタ３６とキャパシタ３７とで形成された共振回路
を用いて、第３図に示したカスコード増幅器の出力側と
外部回路３９との間のインピーダンス整合をとることが
可能となる。
これにより、集積回路においてインダクタが占有する面
積を大幅に低減することができる。
積を大幅に低減することができる。
一方、上述したようなキャパシタンス（０，０５ｐＦ）
を有するキャパシタは、半導体基板上の比較的小さい面
積を用いて集積することができるので、このキャパシタ
３７を集積回路に付加することによって増加する面積は
僅かであり、インダクタによる占有面積の低減の方がは
るかに大きい。
を有するキャパシタは、半導体基板上の比較的小さい面
積を用いて集積することができるので、このキャパシタ
３７を集積回路に付加することによって増加する面積は
僅かであり、インダクタによる占有面積の低減の方がは
るかに大きい。
なお、上述した本発明の実施例にあっては、ＦＥＴを用
いた増幅器の出力側に、動作周波数ωよりもΔωだけ高
い共振角周波数ω。を有する・並列共振回路を接続する
ことにより、この増幅器の出力側と外部回路との間でイ
ンピーダンス整合をとる場合を考えたが、出力°側にお
けるインピーダンス整合に限らず、入力側においてイン
ピーダンス整合をとるものでもよい。
いた増幅器の出力側に、動作周波数ωよりもΔωだけ高
い共振角周波数ω。を有する・並列共振回路を接続する
ことにより、この増幅器の出力側と外部回路との間でイ
ンピーダンス整合をとる場合を考えたが、出力°側にお
けるインピーダンス整合に限らず、入力側においてイン
ピーダンス整合をとるものでもよい。
また、増幅器に限らず、発振器１周波数変換回路などの
能動回路の入力側および出力側のインピーダンス整合回
路に適用することができる。
能動回路の入力側および出力側のインピーダンス整合回
路に適用することができる。
上述したように、本発明によれば、インダクタンス値の
小さいインダクタを用いて大きな誘導性リアクタンスを
有するインピーダンス整合回路を構成することができる
。これにより、インダクタが占有する面積を低減するこ
とが可能となり、集積回路の面積を小さくして、低コス
トの超高周波帯集積回路を提供することができる。
小さいインダクタを用いて大きな誘導性リアクタンスを
有するインピーダンス整合回路を構成することができる
。これにより、インダクタが占有する面積を低減するこ
とが可能となり、集積回路の面積を小さくして、低コス
トの超高周波帯集積回路を提供することができる。
第１図は本発明の一実施例によるインピーダンス整合回
路の構成を示す図、 第２図は本発明の実施例によるインピーダンス整合回路
を適用したカスコード増幅器の構成図、第３図はカスコ
ード増幅器の特性を示す図、第４図はＦＥＴを用いた増
幅器の構成図、第５図はＦＥＴを用いた増幅器の出力イ
ンピーダンスの説明図、 第６図はスパイラルインダクタの例を示す図である。 図において、 ２１．３１，３２．５１は電界効果トランジスタ（ＦＥ
Ｔ）、 ２３．３３，３６．５３はインダクタ、２４．３９．５
４は外部回路、 ２５．３７はキャパシタ、 ３４．３５は抵抗、 ３８は入力端子である。 第 図 圀友敷（ＧＨＨ） 制氷（（乙Ｇ）−１、り
路の構成を示す図、 第２図は本発明の実施例によるインピーダンス整合回路
を適用したカスコード増幅器の構成図、第３図はカスコ
ード増幅器の特性を示す図、第４図はＦＥＴを用いた増
幅器の構成図、第５図はＦＥＴを用いた増幅器の出力イ
ンピーダンスの説明図、 第６図はスパイラルインダクタの例を示す図である。 図において、 ２１．３１，３２．５１は電界効果トランジスタ（ＦＥ
Ｔ）、 ２３．３３，３６．５３はインダクタ、２４．３９．５
４は外部回路、 ２５．３７はキャパシタ、 ３４．３５は抵抗、 ３８は入力端子である。 第 図 圀友敷（ＧＨＨ） 制氷（（乙Ｇ）−１、り
Claims (1)
- （１）並列接続されたインダクタとキャパシタとからな
る共振回路を備え、両端に接続された回路間のインピー
ダンス整合をとるインピーダンス整合回路において、 前記共振回路が動作周波数よりも高い共振周波数を有す
ることを特徴とするインピーダンス整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278489A JPH02220509A (ja) | 1989-02-21 | 1989-02-21 | インピーダンス整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278489A JPH02220509A (ja) | 1989-02-21 | 1989-02-21 | インピーダンス整合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220509A true JPH02220509A (ja) | 1990-09-03 |
Family
ID=12645596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4278489A Pending JPH02220509A (ja) | 1989-02-21 | 1989-02-21 | インピーダンス整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220509A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004107569A1 (ja) * | 2003-05-29 | 2004-12-09 | Tdk Corporation | ノイズ抑制回路 |
| WO2005104362A1 (ja) * | 2004-04-22 | 2005-11-03 | Matsushita Electric Industrial Co., Ltd. | 可変整合回路 |
| WO2006040927A1 (ja) * | 2004-10-08 | 2006-04-20 | Murata Manufacturing Co., Ltd. | 分波器 |
-
1989
- 1989-02-21 JP JP4278489A patent/JPH02220509A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004107569A1 (ja) * | 2003-05-29 | 2004-12-09 | Tdk Corporation | ノイズ抑制回路 |
| WO2005104362A1 (ja) * | 2004-04-22 | 2005-11-03 | Matsushita Electric Industrial Co., Ltd. | 可変整合回路 |
| US7633355B2 (en) | 2004-04-22 | 2009-12-15 | Panasonic Corporation | Variable matching circuit |
| WO2006040927A1 (ja) * | 2004-10-08 | 2006-04-20 | Murata Manufacturing Co., Ltd. | 分波器 |
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