JPH022207A - 真のｔｔｌから真のｅｃｌへの双方向伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路に関し、特にエミッタ結合論理回路（
ＥＣＬ）からトランジスタートランジスタ論理回路（Ｔ
ＴＬ）に変換する回路に関する。

（従来の技術） 現在の多くのデジタルコンピュータは、各種のサブシス
テムへ及びそこからデータ及び制御信号を伝送するため
の双方向バスを含んでいる。このようなシステムは、同
一の信号パッドまたはピンに接続された双方向のドライ
バ／レシーバつまりトランシーバを有し、バスに接続さ
れた集積回路を含むことが多い。かかるシステムでは、
トランシーバの機能性が、出力ドライバの出力回路ライ
ンと入力レシーバの入力回路ラインを同一のｌ１０（入
／出力）信号パッドまたはピンへ接続することによって
達成される。

例えば、係属中の特許出願番号筒　　　　号、名称「真
のＴＴＬから真のＥＣＬへの入力変換器ドライバ回路」
　（処理ファイル番号筒１０５７７−１３１）はレシー
バ回路を示し、また係属中の特許出願第号、名称「真の
ＥＣＬ３状態制御を含む真のＴＴＬ出力変換器ドライバ
」　（処理ファイル番号筒１０５７７−１３７号）はド
ライバ回路を示している。これらの出願に示された２つ
の回路は、同一のＩ１０重量式ッドまたはピンへ接続可
能である。

多くの集積回路チップはＩ−０で拘束されている、すな
わちチップの面積はチップをオン及びオフする信号を得
るのに必要なＩ−０ポンデイングパツドの数によって左
右される。このようなチップでは、実際の論理回路のた
めの適切なスペースが一般に存在する。しかし、ＴＡＢ
　（テープ自動ボンディング）技術など最新の一部の技
術では、■−０ポンディングパッドが非常に密接に近付
いており、従来より著しく多いＩ−０ポンデイングパツ
ドが利用可能である。このような回路では、■−〇論理
回路の面積密度が重要な因子となる。

言い替えれば、Ｉ−０装置に必要な面積が小さいほど、
チップ全体の寸法を小さくできる。チップの寸法は小さ
いほど、歩留まりが高くなり、コストが下がるので望ま
しい。

（発明が解決しようとする課題） 本発明は、双方向のドライバ／レシーバ用に共通のポン
ディングパッドが使われる状況で生じる！−０回路セル
の密度という問題に対処しようとするものである。２つ
の別々の機能回路ブロック、すなわち別個のレシーバ回
路と別個のドライバ回路を有する従来のトランシーバは
、部品の点数及びシリコンチップの実使用面積どちらも
比較的高かった。多い部品点数とシリコンチップの大き
い実使用面積は、ダイサイズ、チップコスト、歩留まり
、チップの論理機能性などの諸パラメータにとって好ま
しくないことを意味する。

本発明の目的は、低コストで、高密度のドライバ／レシ
ーバ集積回路を提供することにある。

本発明の別の目的は、比較的少量のシリコンの実面積を
使用するドライバ／レシーバを提供することにある。

本発明の更に別の目的は、双方向バス用のドライバ／レ
シーバ複合回路を提供することにある。

本発明の更に他の目的は、真のＥＣＬ論理回路を双方向
性の真ＴＴＬバスにインタフェース可能なドライバ／レ
シーバ集積回路を提供することにある。

（課題を解決するための手段） 本発明は、ドライバとレシーバ両方の機能を持つ集積回
路を提供するものである。本発明の回路は、２つの集積
部分を有する。回路の第１部分は、真のＴＴＬ信号を真
のＥＣＬ信号に変換する。回路の第２部分は真のＥＣＬ
信号を受け取って、３状態の真ＴＴＬバスを駆動する。

本発明の新規な設計は、真のＴＴＬ信号を真のＥＣＬ信
号に変換する回路用の入力標準として機能し、また真の
ＥＣＬ信号を受け取って３状態の真ＴＴＬバスを駆動す
る回路用の３状態クランプとして機能する共通の回路を
提供する。２つ別々の回路の機能を実行するのに同一の
回路構成部品を用いているため、最終的に得られる回路
の部品点数が減り、回路の電力／デバイスの総数におけ
るメリットが増す。

（実施例） ここで、′真のＴＴＬ″及び“真のＥＣＬ″という用語
は、通常の意味で使われている。つまり、“真のＴＴＬ
″及び“真のＥＣＬ″という用語は、“疑似ＴＴＬ”及
び“疑似ＥＣＬ”という用語と明確に区別される。一般
に、真のＴＴＬ電圧はＯから＋５ボルトの範囲で、真の
ＥＣＬ電圧は０から一２ボルトの負の範囲である。疑似
ＴＴＬ電圧も高及び低状態間で５ボルトの差を有するが
、電圧は負である。すなわち、疑似ＴＴＬ信号は０から
一５ボルトの範囲である。疑（ＩＪＥＬｃ信号も約２ボ
ルトの範囲を有するが、電圧は正で、すなわち０から＋
２ボルトの範囲である。

係属中の特許出願番号筒　　　号、名称「真のＴＴＬか
ら真のＥＣＬへの入力変換器ドライバ」（処理ファイル
番号筒１０５７７−１３１）が、別個のレシーバ回路を
示している。また係属中の特許出願第号、名称「真のＥ
ＣＬ３状態制御を含む真のＴＴＬ出力変換器ドライバ」
　（処理ファイル番号筒１０５７７−１３７号）が、別
個のドライバ回路を示している。これらの２つの特許出
願に示された回路はそれぞれ別々に使用できるほか、同
一チップ上に配して、同一のＩ１０ポンディングパッド
及びパッケージピンへ接続することもできる。本発明は
、両回路によって実行されるのと同じ機能を果たす複合
回路を与える。

上記の特許出願に示された２つの回路を新規な方法で組
み合わせ、最小数の部品と最小量のチップ実面積を使っ
て２つの機能を実行する経済的な回路を提供することが
可能である。

本発明の新規な回路では、ｌ１０）ランシーバ（すなわ
ちレシーバとドライバ）が１つの複合回路をなす。出力
ドライバと入力レシーバの両機能は、前記の特許出願に
それぞれ説明された方式を用いて実施される。これに対
し本発明では、両回路がユニークな方法で組み合わされ
、２つの独立した回路用いた従来の解決策と比さ、デバ
イスの点数及びシリコンの実使用面積両方において低コ
スト化を達成する。

第３図に示すように、抵抗ＲＲＲ１、トランジスタＱＱ
Ｑ１とＱＱＱ２、及びダイオードＤＤＤｌが両回路の一
部を形成する。これを第１図に示した回路と対応させる
と、第３図の各構成部品は抵抗Ｒ２、トランジスタＱ６
とＱ９、及びダイオードＤ２でそれぞれ置き換えられて
いる。また第２図に示した回路と対応させると、第３図
の各構成部品は抵抗ＲＲ４、トランジスタＱＱ６とＱＱ
７、及びダイオードＤＤ２でそれぞれ置き換えられてい
る。

以下、第１図に示した回路の詳細な動作をまず説明する
。次に、第２図に示した回路の詳細な動作を説明する。

最後に、第３図に示した複合回路の動作を説明する。

入力機能、すなわち真のＴＴＬ信号から真のＥＣＬ信号
への変換が、第１図に示した回路によって行われる。第
１図の回路は抵抗Ｒ１〜Ｒ１３、トランジスタＱ１〜Ｑ
６、及びダイオードＤ１とＤ２を含む。第１図に示した
回路は次のように動作する： のＴＴＬ　　　　　　　スレッショルド：デバイスＤ２
、Ｑ６、Ｑ９、及びＲ２がＴＴＬ入力回路用の入力標準
電圧スレッショルドを決める。

（ｉ）　　Ｖｒｅｆ＝Ｖｓｄ　（Ｄ２）＋Ｖｂｅ（Ｑ６
）　　十Ｖｂｅ（Ｑ９）ここで、Ｖｂｅはバイポーラト
ランジスタＱ９　（及びＱ６）の公称順方向電圧、Ｖｓ
ｄはショットキーバリヤダイオードＤ２（及びＤｉ）の
公称順方向電圧である。Ｖｂｅ、Ｖｓｄ両電圧電圧デバ
イス特性によりデバイス電流の関数として設定される。

デバイス電流は次式で与えられる、 ＶＣＣ４ｒｅｆ＊Ｒ２−Ｖｂｅ（口９）−Ｖｂｅ（口６
）−Ｖｓｄ　（Ｄ２）　　＝　０Ｉｒｅｆ＝　（ＶＣＣ
−Ｖｂｅ（Ｑ９）−Ｖｂｅ（Ｑ６）−Ｖｓｄ（Ｄ２））
　／Ｒ２設計によって、Ｖｂｅ　（口６）　　＝　Ｖｂ
ｅ　（ロア）＝Ｖｂｅ及びＶｓｄ（Ｄ２）＝Ｖｓｄ（Ｄ
Ｉ）　＝Ｖｓｄとすれば、（ｉｉ）　　Ｖｒｅｆ＝Ｖｓ
ｄ　＋２Ｖｂｅ　％及びＶ（Ｑ２）　＝Ｖｒｅｆ。

このように、この回路部分はＱ２のベースにＶｒｅｆ　
＝　−２Ｖｂｅ＋　Ｖｓｄを与える。尚、Ｖ　ｓｄ　（
Ｄ２）とＶｓｄ（ＤＩ）が相殺されるので、入力で観測
される真の標準電圧は２Ｖｂｅである。

電圧、温度応力エンベローブ全体にわたりこの回路の性
能は、通常の回路の挙動に従っている。

ツマリ、この標準電圧は、システムレベルにオケる新た
な電気設計上の制約を何等もたらさない。

のＴＴＬ　　　クーンズ　レベルシフトデバイスＲ１、
Ｑｌ、Ｑ２及びＱ３が、ノード１と表したエミッタ結合
ノードに、大きいＴＴＬ入力電圧移行から小さいＥＣＬ
用の電圧を生じるのに使われる。これは次のように達成
される。

入力“Ａ”がＴＴＬ　　ＧＮＤに対してＶＩＬにあると
すれば、 ＶＩＬｍｉｎ＝０．ＯＶ＜　＝ＶＩＬ　＜　＝０．８Ｖ
＝ＶＩＬｍａｘ従って、Ｄｌは次式の定義されるＩＩＬ
電流を導通する、 Ｔ　Ｉ　Ｌ＝（ＶＣＣ−Ｖｓｄ　（Ｄ　Ｉ）　−Ｖ　Ｉ
　Ｌ）／Ｒ１この結果、Ｑｌのベースは次の電圧を得る
、（ｉｉｉ）　　Ｖｂ（Ｑ　１　）　＝　Ｖ　Ｉ　Ｌ　
＋　Ｖｓｄ。

尚、前記の解析（式ｉｉ　）から、 Ｖｂ（Ｑ　２　）　＝　Ｖｒｅｆ　＝　Ｖｓｄ＋　２　
Ｖｂｅ。

Ｖ　Ｉ　Ｌｍａｘより２Ｖｂｅの方が高い電圧なので、
Ｖｂ（Ｑ　１　）はＶｂ（Ｑ　２　）より低い。このた
め、トランジスタＱ２がＶｂｅをフルに生じて順方向に
作動導通される一方、トランジスタＱ１は＜ｏ、５Ｖｂ
ｅとなり、遮断状態と見なされる。従って、■（１）は
Ｖｂｅ（Ｑ２）に追従し、電流ソース（吐き出し）　　
Ｉｃ５ｌ　　（Ｑ　１４／Ｒ１０）はＲ３、Ｒ４及びＱ
５を通じ、Ｑ２によって満たされる。

こうして、■（１）の低レベルが次のように確立される
。

（ｉｖ）　　Ｖ　（１）　Ｌ　ＯＷ−Ｖｂｅ＋　Ｖｓｄ
。

次に、入力“Ａ”がＴＴＬ　ＧＮＤに対してＶＩＨにあ
るとすれば、 （ｖ）　　　ＶＩＨｍｉｎ＝２．ＯＶ＜　＝ＶＩＨ＜　
＝５．ＯＶ＝ＶＩＨｍａｘＶ　Ｉ　Ｈｍｉｎは２Ｖｂｅ
より高い電圧なので、Ｄｌは逆漏れ電流としてだけ導通
する。そして、ＩＩＨ電流がＲ１とＱ３を介して入力標
準電圧回路に流れ込む。

Ｉ　ＩＨ＝　（ＶＣＣ−Ｖｂｅ（Ｑ３）−Ｖｒｅｆ）　
／Ｒ１トランジスタＱ３がＶｂ　　（Ｑｌ）に対するク
ランプとじて機能するので、入力はＶ　Ｉ　Ｈｍｉｎよ
り大きい任意の電圧、例えば３Ｖｂｅに留まり、（ν１
） Ｖｂ（口１）ｍａｘ　＝　Ｖｂｅ（口３）＋Ｖｒｅｆ　
＝　Ｖｂｅ　（Ｑ３）＋２Ｖｂｅ　＋　Ｖｓｄ（ｖｉｉ
）　　　Ｖｂ（口１）　　ｗａｘ　　＝３　　Ｖｂｅ　
　＋Ｖｓｄここで、前記の解析（式ｉｉ　）から、つま
り、Ｖｂ（Ｑ　１　）の方がＶｂ（Ｑ　２　）より電圧
が高い。このため、トランジスタＱ１がＶｂｅをフルに
生じて順方向に作動導通される一方、トランジスタＱ２
は＜０．５Ｖｂｅとなり、遮断状態と見なされる。従っ
て、■（１）はＶｂ　　（Ｑｌ）に追従し、電流ソース
１ｃｓｌ（Ｑｌ　４／Ｒ１０）はＲ３、Ｒ４及びＱ５を
通じ、Ｑｌによって満たされる。

こうしてＶ　（１）の高レベルが次のように確立される
。

（ｖｉｉｉ）　　Ｖ　（１）ＨＩＧＨ＝２Ｖｂｅ＋Ｖｓ
ｄ。

上記した回路の動作から、本回路は従来のＴＴＬ入力比
較器と大きく異なることが明らかであろう。

従来の回路は同じ比較器標準を用いているが、入力電圧
を疑似ＥＣＬレベルに変換した後、通例の抵抗ラダー手
法によりそれらのレベルを真のＥＣＬに変換している。

本願に開示した新規方式の入力段は、クランプ式の切り
替えエミッタフォロアと表することができる。

己センタリング　　　スレ　ショルド　　　′Ｖｒｅｆ
−変換器回路の動作は次の通りである。

Ｑｌ５とＲ１２によって設定される電流ソースを満たす
のに必要な電流を、次のＩ　ｃｓ　３で表すものとする
。

Ｉｃ５３＝　（ＶＯ２−Ｖｂｅ　（Ｑｌ　５））　／Ｒ
１２Ｉｃｓ３は、トランジスタＱ７と抵抗Ｒ６の並列の
組合せによって吐き出される。Ｉ　ｃｓ　３の値は、ト
ランジスタＱ７を順方向の作動モードにバイアスする一
方、Ｉ　　（Ｒ６）を満たすのを可能とするのに適した
電流を与えるように選ばれねばならない。

−次の近似によれば、 １　　（Ｒ６）＝Ｖｂｅ　（Ｑｌ）／Ｒ６及び、Ｉｅ（
Ｑｌ）＝　Ｉｃ５３−　Ｉ　　（Ｒ６）。

尚、Ｖｂｅ（Ｑｌ）は実際にはＩ　ｅ（ＣＬ　７　）の
関数である。

Ｖ（Ｒ５）　　＝Ｒ５ｄ（Ｒ６）＋　　（ｒｅ（Ｑｌ）
／　（Ｈｆｅ＋　　１　　）　　）但し、ＨｆｅはＱｌ
の電流ゲインである。従って、Ｒ５を適切に選ぶことで
、本回路によって与えられる適切な量の終電圧レベルシ
フトを設定できる。

ここで、次のように選ぶ、 （ｉｘ）　　Ｒ５：　Ｒ６＝２．５　：　１゜また、Ｈ
ｆｅを大きい正の数と定義すれば、（ｘ）　　　Ｖ（Ｒ
５）＝２．５本Ｖ（Ｒ６）＝２．５本Ｖｂｅ（Ｑｌ）こ
のため、トランジスタＱＩＯのエミッ、夕からトランジ
スタＱ１２のベースまでの終電圧変換は、３．５Ｖｂｅ
と設定される。

前記の議論（式ｉｉ　）から、 Ｖｒｅｆ　＝　Ｖｓｄ＋　２Ｖｂｅ。

従って、上記で得られた電圧変換を適用すれば、Ｖｂ（
Ｑ　１２）　＝Ｖｒｅｆ　−Ｖｂｅ　（Ｑ　１０）Ｖｂ
（Ｑ　１２）　＝　Ｖｓｄ＋　２　Ｖｂｅ　−Ｖｂｅ　
−３，５Ｖｂｅ。

つまり、 （ｘｉ）　　Ｖｂ　　（Ｑｌ２）　＝Ｖｓｄ−２，５Ｖ
ｂｅ尚、トランジスタＱ８は構成が普通と異なっている
。つまり、ベース−エミッタ及びベース−コレクタの再
接合点が、並列に逆バイアスされている。

こうして、大きい値でしかもスペース効率の良いコンデ
ンサが得られる。電流ソースＩｃ５２を満たすためには
、トランジスタＱ１２が増分ベース電荷を形成し、適切
なＶｂｅ値を得なければならない。

Ｑ８のコンデンサが適切にサイズ決めされていれば、Ｒ
６とＱｌの組合せが可能であるよりもはるかに速く適切
”な量の電荷をＱｌ２のベースに伝送でき、遅延特性が
著しく向上される。

クランプ　レベルシフト 前述したように、到来したＴＴＬ入力信号が、ノードｌ
でＶｂｅ電圧のデルタ（増分）に変換される。この節で
は、■（１）−変換器回路の動作を説明する。

Ｑｌ４とＲＩＯによって設定される電流ソースを満たす
のに必要な電流を、次のＴｃ５ｌで表すものとする。

Ｉｃ５ｌ　＝　（ＶＯ２−Ｖｂｅ（Ｑｌ　４）　）　／
Ｒ１０Ｉｃｓｌは、トランジスタＱ５と抵抗Ｒ４の並列
の組合せによって吐き出される。Ｉｃ５ｌＯ値は、トラ
ンジスタＱ５を順方向の作動モードにバイアスする一方
、Ｉ（Ｒ４）を満たすのを可能とするのに適した電流を
与えるように選ばれねばならない。

−次の近似によれば、 １　　（Ｒ４）＝Ｖｂｅ　（Ｑ５）／Ｒ４及びＩｅ（Ｑ
５）＝　Ｉｃａｌ　−Ｔ　　（Ｒ４）。

尚、Ｖｂｅ（Ｑ５）は実際にはＩ　ｅ（Ｑ　５　）の関
数である。

Ｖ（Ｒ３）　　＝Ｒ３本Ｉ（Ｒ４）　＋　（Ｉｅ（口５
）／　　（Ｈｆｅ　　＋１））但し、ＨｆｅはＱ５の電
流ゲインである。従って、Ｒ３を適切に選ぶことで、本
回路によって与えられる適切な量の総電圧レベルシフト
を設定できる。

ここで、次のように選ぶ、 （ｘｉｉ）　　　Ｒ３：　Ｒ４＝３　：　１゜また、Ｈ
ｆｅを大きい正の数と定義すれば、（ｘｉｉｉ）　　　
Ｖ（Ｒ３）＝３傘Ｖ（Ｒ４）＝３＊Ｖｂｅ（Ｑ５）この
ため、ノード１からトランジスタＱｌｌのベースまでの
比電圧変換は、４Ｖｂｅと設定される。

前記の議論（式ｉｉ　）から、 Ｖｒｅｆ　−Ｖｓｄ＋　２　Ｖｂｅ。

従って、上記で得られた電圧変換を適用すれば、（ｘｉ
ｖ）　　Ｖｂ　　（Ｑｌ　１）　＝Ｖ　（１）　−４’
Ｖｂｅさらに、前記のＶ（１）ＨＩ　ＧＨとＶ　（１）
　Ｌｏｗ両リミリミツトｉｖとｖｉｉ　）を適用すれば
、（ｘｖ）　Ｖｂ（旧１）旧ＧＨ＝Ｖ（１）ＨＩＧ）ｌ
−４Ｖｂｅ＝Ｖｓｄ　−２Ｖｂｅ。

及び、 （ｘｖｉ）　Ｖｂ（旧１）ＬＯＷ＝Ｖ（１）ＬＯＷ−４
Ｖｂｅ＝Ｖｓｄ　−３Ｖｂｅ式（Ｘν）と（ｘｖｉ）を
式（ｘｉ）と比較すれば、最初に到来したＴＴＬ入力で
あるＶＩＬ、ＶＩＨ両電圧電圧値ＥＣＬ型の電圧値であ
るＶｂ（Ｑｌｌ）ＨＩＧＨまたはＶｂ（Ｑｌ　１）ＬＯ
Ｗに翻訳変換されていることが分かる。また、広い電圧
、温度及びプロセス変化にわたって優れた固有の追従を
示す適切な標準も発生されている。

尚、トランジスタＱ４は構成が普通と異なっている。つ
、まり、ベース−エミッタ及びベース−コレクタの再接
合点が、並列に逆バイアスされている。こうして、大き
い値でしかもスペース効率の良いコンデンサが得られる
。入力の移行が検出されるとき、Ｑ４のコンデンサが適
切にサイズ決めされていれば、Ｒ４とＱ５の組合せが可
能であるよりもはるかに速く適切な量の電荷をＱｌｌの
ベースに伝送でき、遅延特性が著しく向上される。

出カニミッタフォロアＱ１７／ＩｏｅｆｌとＱ１６／Ｉ
ｏｅｆ２が通常の電圧レベルシフトを行い、電流駆動能
力を与える。

のＥＣＬバッファトライバ： この回路の最適な性能にとって重要な点は、前述したよ
うなＶｂ（Ｑｌｌ＞及びＶｂ　　（Ｑｌ２）両型圧の発
生にある。これらの適切に調整された電圧が一旦得られ
れば、ＥＣＬ電流スイッチが通常の方法で動作する。抵
抗Ｒ７、Ｒ８及びＲ１１とトランジスタＱｌｌ、Ｑｌ２
及びＱｌ３が、ＥＣＬ電流スイッチを形成している。

Ｖｂ（Ｑｌ　１）＞Ｖｂ（Ｑｌ　２）であると、Ｉ　ｃ
ｓ　２がＥＣＬ　　ＶＣＣからＲ７を介して流れ、Ｖｂ
（Ｑｌ７）がＥＣＬ低（ＬＯＷ）出力レベルを得る一方
、Ｖｂ（Ｑｌ６）がＥＣＬ高（ＨＩＧＨ）出力レベルを
得る。これと逆に、Ｖｂ（Ｑ　１１　）　＜　Ｖｂ（Ｑ
　１２）であると、Ｉ　ｃｓ　２がＥＣＬ　　ＶＣＣか
らＲ８を介して流れ、Ｖｂ（Ｑｌ６）がＥＣＬ低（ＬＯ
Ｗ）出力レベルを得る一方、Ｖｂ（Ｑｌ７）がＥＣＬ高
（ＨＩＧＨ）出力レベルを得る。

班方皿路： 第２図が、３状態バスドライバ回路を示している。第２
図に示した回路は真のＥＣＬ入力を受け取って、３状態
の真ＴＴＬバスを駆動する。第２図の回路自体は、係属
中の特許出願筒　　　　号、名称「真のＥＣＬ３状態制
御を含む真のＴＴＬ出力変換器ドライバ」　（処理ファ
イル番号第１０５７７１３７号）に説明され、特許請求
されている。この係属特許出願の記載は、参照によって
ここに含まれるものとする。

第２図は示した回路は１５個のトランジスタＱＱＩ〜Ｑ
Ｑ１５．１０個の抵抗ＲＲＩ〜ＲＲＩＯ１及び３個のダ
イオードＤＤＩ〜ＤＤ３を含む。この回路は次のように
動作する： のＴＴＬ／ＴＥＣＬ　　　　・ デバイスＱＱＩ、ＱＱ２、ＱＱ３及びＲＲＩＩが電流方
向付はスイッチング機能を行う。

Ｖｂ（ＱＱＩ）＞Ｖｒ　１であれば、トランジスタＱＱ
ｌがＶｂｅをフルに生じて順方向の作動導通状態になる
一方、トランジスタＱＱ２は＜０．５Ｖｂｅとなり、遮
断状態と見なされる。この結果、電流ソース（吐き出し
）Ｉｃｓｌ（ＱＱ３／ＲＲ１１）はＱＱＩによって満た
される。Ｖｂ（ＱＱ　１　）　＜　Ｖｒｌのときには、
トランジスタＱＱ２がＶｂｅをフルに生じて順方向の作
動導通状態になる一方、トランジスタＱＱＩは＜０．５
Ｖｂｅとなり、遮断状態と見なされる。この結果、電流
ソースＩｃ５ｌ　　（ＱＱ３／ＲＲＩＩ）はＱＱ２によ
って満たされる。尚、Ｖｂｅはバイポーラトランジスタ
ＱＱＨ及びＱＱ２）の公称順方向電圧である。Ｖｂｅ電
圧はデバイス電流の関数として、デバイス特性によって
設定される。この回路中の全てのデバイスは、定義され
た公称エミッタ電流で各トランジスタが−様なＶｂｅ電
圧を得るように、適切なデイメンジョンに設計されてい
る。

Ｖｂ（ＱＱＩ）＞Ｖｒ　１のとき、ＱＱＩのエミッタ電
流１ｅ（ＱＱＩ）は次式によって設定される：（ｉ）　
　ｒｅ（Ｑ旧）＝ （Ｈｆｅ／（Ｈｆｅ＋１）　＊　　（（ＶＣＳ−Ｖｂｅ
（ＱＱ３））　／ＲＲＩＩ　）Ｖｂ（ＱＱＩ）＜Ｖｒ　
１のとき、ＱＱ２のエミッタ電流Ｉｅ　　（ＱＱ２）は
次式によって設定される。

（ｉｉ）　　Ｉｅ（ＱＱ２）　＝ （ｌＩＰｅ／（Ｈｆｅ＋１））　本（（ＶＣＳ−Ｖｂｅ
（ＱＱ３））　／ＲＲＩＩ　）Ｖｂ（ＱＱＩ）＜Ｖｒ　
１とすれば、Ｉｃ５ｌはＱＱ２を介しＥＣＬ　　ＶＣＣ
によって満たされる。この場合、抵抗ＲＲＩがＴＴＬ　
　ＶＣＣを介して次の電流１　　（ＲＲＩ）をトランジ
スタＱＱ４のベースに吐き出す、 （ｔｒｉ）　　Ｉ（ＲＲＩ）　＝ＴＴＬ　ＶＣＣ−Ｖｂ
ｅ（ＱＱ４））　／　ＲＲＩこの過剰なベースドライブ
で、トランジスタＱＱ４は順方向の作動モードから飽和
モードへと移行される。従って、トランジスタＱＱ４の
ベース−コレクタ接合点と並列なショットキーダイオー
ドが、ノード１１をＴＴＬ　　ＧＮＤよりＶ　ＣＥｓａ
ｔだけ大きい電圧にクランプする。ここで、Ｖ　ＣＥｓ
ａｔは０．２５Ｖｂｅと定義される。このようにして、
Ｖ　（１）ＬＯＷの電圧レベルが確立される。

次にＶｂ（ＱＱ　１　）　＞Ｖｒ　１とすれば、Ｉｃ５
ｌはＱＱＩ、ＲＲＩ、ＱＱ５及びＲＲ２を介しＴＴＬＶ
ＣＣによって満たされる。

（ｉｖ）　　　Ｉｃ（口Ｑｌ）＝　　（（）ｌｆｅバ１
（ｆｅ＋１））　　本＊２　　）　　＊Ｔｃ５ｌ、及び （ｖ）　　Ｉｃ（ＱＱＩ）　＝■（ＲＲＩ）＋Ｉｅ（Ｑ
Ｑ５）抵抗ＲＲＩは、次の関係を保証するように充分高
い値に選ばれている、 （ｖｉ）　　　ｌ（（０旧）本ＲＲ１＞ＴＴＬ　　ＶＣ
Ｃ−ＴＴＬ　　ＧＮＤ。

従って、Ｒ，Ｒ１だけではＩｃ（ＱＱＩ）を完全に吐き
出せない。Ｉ　ｃｓ　１がＱＱＩ経路に導かれると、■
（２）がＴＴＬ　　ＧＮＤに向かって降下し始める。ト
ランジスタＱＱ４には、もはや過剰のベース電流が供給
されない。そしてトランジスタＱＱ４は、飽和モードか
ら順方向の作動モードに戻る。尚、トランジスタＱＱ４
とＱＱ５は強い安定化フィードバックを与え、ノード１
が電圧Ｖ　（１）＝２Ｖｂｅを得るように構成される。

このようにして、Ｖ　（１）ＨＩＧＨの電圧レベルが確
立される。

真のＴＴＬインバータ／　　ドライバ：デバイスＤＤＩ
、ＤＤ３、ＱＱ８、ＱＱ９、ＱＱｌｏ、ＱＱＩＩ、ＱＱ
Ｉ２、ＱＱＩ３、ＲＲ３、ＲＲ５、ＲＲ６、ＲＲ７、Ｒ
Ｒ８及びＲＲ９が、ＴＴＬインバータ／ドライバ機能を
実行するのに使われる。この機能は、次のように達成さ
れる。

Ｖ　（１）＝Ｖ　（１）ＬＯＷ＝ＶＣＥｓａｔとすれば
、Ｖｓｄ（Ｄ　Ｄ　１　）が次式で与えられる電流Ｉ（
ＲＲ３）によって確立される。

（ｖｉｉ） ＴＴＬ　　ＶＣＣ−ＣＩ（Ｒ３）＊　　ＲＲ３）　　−
Ｖｓｄ（００１）−Ｖｌｓａｔ（０口４）＝０（ｖｉｉ
ｉ）　Ｉ（ＲＲ３）　＝　（ＴＴＬ　ＶＣＣ−Ｖｓｄ−
ＶＣＥｓａｔ）　／ＲＲａ尚Ｖｓｄ（ＤＤＩ）は、公称
Ｖｓｄ／１ｄ動作点かその近くにおいて、Ｉ　　（ＲＲ
３）の遅い関数である。

Ｉ　　（ＲＲ３）は、一方のモードで充分なベース電流
によるオーバドライブがトランジスタＱ８に与えられ、
他方のモードでショットキーダイオードＤ１が公称Ｖｓ
ｄを生じるように設計されている。

ここで、Ｉ　　（ＲＲ３）はダイオードＤＤＩとトラン
ジスタＱＱ４を介してＴＴＬ　　ＧＮＤに導通されてい
るので、 （ｉｘ）　　Ｖｂ（ＱＱ８）　＝ＶＣＥｓａｔ　＋Ｖｓ
ｄ一方、ＱＱＩ２が出力ＹＡにＶ　ＣＥｓａｔ電圧を生
じるためには、Ｖｂ（ＱＱ８）が次式を満たす必要があ
る、 （ｘ）　　Ｖｂ（ＱＱ８）＝Ｖｂｅ（ＱＱ８）＋Ｖｂｅ
（口Ｑ１２）　　　＞＝　　−２ＶｂｅところがＶｂ（
ＱＱ８）＜　〜２Ｖｂｅなので、上式（ｉｘ）と（ｘ）
から、トランジスタＱＱ１２の両端でＶｂｅはフルに維
持されないことが分かる。このため、トランジスタＱＱ
８とＱＱＩ２は遮断モードとなり、■（４）はＴＴＬ　
　ＶＣＣに向かう。この結果、ダーリントン構成のトラ
ンジスタ対ＱＱＩＯとＱＱＩＩが、出力ＹＡを駆動する
際のエミッタフォロアとして機能する。ＶＯＨ（ＹＡ）
は次のように確立される、 （ｘｉ）　　ＶＯＨ（ＹＡ）　”” ＴＴＬ　ＶＣＣ−（１（ＲＲ５）＊ＲＲ５）　−Ｖｂｅ
（ＱＱＩＯ）　−Ｖｂｅ（ＱＱＩＩ）次にＶ　（１）＝
Ｖ（１）ＨＩ　ＧＨ＝〜２　Ｖｂｅとすれば、ショット
キーダイオードＤＤ１がゼロバイアスモードにあり、電
流１　　（ＲＲ３）は次式で与えられる、 （ｘｉｉ） ＴＴＬ　　ＶＣＣ−（１（ＲＲ３）＊ＲＲ３）　　−Ｖ
ｂｅ（０口８）−Ｖｂｅ（ＱＱＩ２）〜０ （ｘｉｉｉ）　Ｉ（ＲＲ３）　　＝　（ＴＴＬ　ＶＣＣ
−２Ｖｂｅ　）　／ＲＲ３尚、Ｖｂｅは公称Ｖｓｄ／Ｉ
ｅ動作点かその近くにおいて、Ｉｅの遅い関数である。

Ｉ　　（ＲＲ３）は、トランジスタＱＱ８を飽和モード
するのに充分なベース電流のオーバドライブがトランジ
スタＱＱ８へ与えられるように設計されている。

（ｘｉｖ）　　Ｖｂ（ＱＱ８）＝Ｖｂｅ（ＱＱ８）＋Ｖ
ｂｅ（ＱＱＩ２）＝〜２Ｖｂｅこれが、ＱＱＩ２によっ
て出力ＹＡにＶ　ＣＥｓａｔ電圧を生じるため、Ｖｂ（
ＱＱ８）で必要な正確な値である。Ｖｂ（ＱＱ　８　）
　＝〜２　Ｖｂｅなので、上式（×）と（ｘｉｖ）から
、トランジスタＱＱ８が飽和し、■（４）は次のように
なることが分かる、（ｘｖ）　　Ｖ（４）　＝ＶＣＥｓ
ａｔ（ＱＱ８）＋Ｖｂｅ（ＱＱＩ２）この場合、Ｉ　　
（ＲＲ３）とＩ　　（ＲＲ５）両型流が、トランジスタ
ＱＱ１２とＱＱＩ３を介してＴＴＬＶＣＣからＴＴＬ　
ＧＮＤへと流れる。Ｉ（ＲＲ３）とＩ　　（ＲＲ５）は
次式で定義される、（ｘｖｉ）　　Ｉ（ＲＲ３）　＝　
（ＴＴＬ　ＶＣＣ−２Ｖｂｅ）　／ＲＲ３（ｘｖｉｉ）
　Ｉ（ＲＲ５）　＝　（ＴＴＬ　ＶＣＣ−ＶＣＥｓａｔ
−Ｖｂｅ）　／ＲＲａ式（ｘｖ）から、ダーリントン構
成のトランジスタ対ＱＱＩＯとＱＱＩＩは全ての出力電
圧に対して遮断され、次の関係を満たすことが分かる、
（ｘｖｉｉｉ） ＶＯ（ＹＡ）　＋Ｖｂｅ　（ＱＱＩ　１）　＋Ｖｂｅ　
（ＱＱＩＯ）　＞ＶＣＥｓａｔ（ＱＱ８）＋Ｖｂｅ（Ｑ
ＱＩ２）この不等式は、全ての正当なＴＴＬ　　ＶＯＬ
値について満たされる。Ｉ　　（ＲＲ３）とｒ　　（Ｒ
Ｒ５）の複合電流がトランジスタＱＱ１２とＱＱＩ３を
通って流れるので、両トランジスタは飽和モードで動作
する。従って、ＶＯＬ　（ＹＡ）が次のよう、に確立さ
れる、 （ｘｉｘ）　　　ＶＯＬ（ＹＡ）−ＶＣＥｓａｔ（ＱＱ
Ｉ２）デバイスＲＲ８、ＲＲ９及びＱＱＩ３が、回路の
エツジ移行遅延性能を改善する。簡単に言えば、〜０．
５　Ｖｂｅからｖｂｅへの■（５）の移行時、トランジ
スタＱＱ１３はＱＱＩ２より遅く公称の順方向作動Ｖｂ
ｅを得るので、ＶＯ（ＹＡ）がＶＯＨからＶＯＬへ移動
するのにＱＱＩ２によって必要な時間が減少される。■
（５）がＶｂｅから０．５Ｖｂｅへ移動する際には、Ｑ
ＱＩ２が飽和状態から遮断モードへ移行した後もＱＱＩ
３が飽和状態下にあるように、ＲＲ８、ＲＲ９及びＱＱ
Ｉ３を設計する必要がある。

上記の解析では、インバータの機能を例示するのに１つ
の入力−Ａ−だけを用いた。しかしこの回路方式は、複
数の入力ＯＲ／ＮＯＲ機能及びシリーズにゲート接続さ
れた複数の入力ＡＮＤ機能を許容するようにも拡張でき
る。

のＥＣＬ３　　　エネーブル／ディセーブルデバイスＤ
Ｄ２、ＱＱ６、ＱＱ７、ＱＱ９、ＲＲ４、ＱＱＩ４、Ｑ
ＱＩ５、ＱＱＩ６及びＲＲＩＯが、高速の３状態制御機
能を実行する。

電流方向付はスイッチが、Ｖｒ　１で表した公称の内部
真ＥＣＬレベルを受け取るように設計されている。ＣＴ
が、公称の内部具ＥＣＬ電圧レベルで動作する３状態制
御入力信号である。

Ｖ　（ＣＴ）＜Ｖｒ　１のとき、電流１（ＲＲＩＯ）は
トランジスタＱＱ１４を介してＥＣＬ、　　ＶＣＣによ
って与えられる。この場合、Ｉ（ＲＲＩＯ）は次式で表
され、 （ｘｘ）　　Ｉ（ＲＲＩＯ）　　＝　（Ｖｒｌ　−Ｖｂ
ｅ（ＱＱ１４）　）　／ＲＲＩＯ出力は３状態化されず
、ＴＥＣＬ−ＴＴＴＬ間のインバータ／変換器ドライバ
として機能する。

Ｖ（ＣＴ）＞ＶｒＬのとき、電流１（ＲＲＩＯ）はノー
ド４４からトランジスタＱＱ１６とＱＱ１５を介してＥ
ＣＬ　　ＶＣＣによって与えられる。この場合、Ｉ（Ｒ
ＲＩＯ）は次式で表される、（ｘｘｉ）　　Ｉｃ（ＱＱ
１６）＝　（（ｌｉｆｅ／Ｈｆｅ＋１）＊＊２）ｍｌ（
ＲＲＩＯ）入力Ａが低レベルにあると、Ｖ（Ｉ）＝ＶＣ
Ｅｓａｔ及びＶ　（３）　＜　２　Ｖｂｅである。従っ
て、トランジスタＱＱ８は遮断状態となり、■（４）が
ＴＴＬＶＣＣに近づく。この設定状態でＣＴが（１１認
されると、トランジスタＱＱ１６がオンし、ノード４４
を介してＩ（ＲＲＩＯ）を吐き出す。このとき、電流は
初めに抵抗ＲＲ５から吐き出される。

しかし、抵抗ＲＲ５の値は次の関係となるように選ばれ
ている、 （ｘｘｉｉ）　　　Ｉｃ（口Ω１６）率ＲＲ５＞ＴＴＬ
　　ＶＣＣ−ＥＣＬ　　ＶＣＣ尚、コノ回路でＴＴＬ　
　ＧＮＤとＥＣＬ　　ＶＣＣは共通接続されており、こ
れは通常の状態である。

ノード４４での電圧がＴＴＬ　　ＶＣＣからＥＣＬＶＣ
Ｃ／ＴＴＬ　　ＧＮＤに降下すると、トランジスタＱ９
が遮断状態から順方向の作動モードへと移行し、■（４
）をＥＣＬ　ＶＣＣ／ＴＴＬ　ＧＮＤより高い次の値に
有効にクランプする、（ｘｘｉｉｉ）　　Ｖ（４）＝Ｖ
ｓｄ（ＤＤ２　＋Ｖｂｅ（Ｑ１０−Ｖｂｅ（Ｑ（１９）
（ｘｘｉｖ）　　　Ｖ　（４）　＝Ｖｓｄこの■（４）
電圧によって、ＴＴＬ出力トーテムポールの上方及び下
方ドライバが遮断モードとなり、出力ＹＡが高インピー
ダンスつまり３状態モードになることが保証される。

この場合、Ｉｃ（ＱＱ１８）電流はＩ　ｅ（Ｑ　Ｑ　９
　）とＩ　　（ＲＲ５）によって吐き出され、次のよう
に表される、 （ｘｘｖ）　　Ｉｃ（ＱＱ１６）　　−（（ＴＴＬ　Ｖ
ＣＣ−Ｖ（４））　／ＲＲ５）　　＋Ｉｅ（ＱＱ９）入
力Ａが高レベルにあると、Ｖ（１）＝〜２Ｖｂｅで、シ
ョットキーダイオードＤＤＩはゼロバイアス状態になり
、Ｖ　（３）　＝〜２Ｖｂｅである。このモードでは、
電流１　　（ＲＲ３）がトランジスタＱＱ８のベースに
流入し、ＱＱ８を飽和モードにする。

（ｘｘｖｉ）　　Ｉ（ＲＲ３）＝ （ＴＴＬ　　ＶＣＣ−Ｖｂｅ（（ＩＯ２）　−Ｖｂｅ（
ＱＱ１２））　　／ＲＲ３従って、トランジスタＱＱ８
が■（４）を次の値に有効にクランプする、 （ｘｘｖｉｉ）　　Ｖ（４）　＝　−Ｖｂｅ　＋ＶＣＥ
ｓａｔ次に、入力Ａが高レベルのときＣＴが確認される
と、トランジスタＱＱ１６がオンし、ノード４４を介し
てＩ（ＲＲＩＯ）を吐き出す。

（ｘｘｖｉｉｉ）　　Ｉｃ（ＱＱ１６）＝（（Ｈｆｅ　
／Ｈｆｅ　＋１　）　＊＊２　）　ｍｌ（ＲＲＩＯ）こ
の場合、Ｉｃ（ＱＱ１６）はＩ　　（ＲＲ３）、Ｉｅ（
ＱＱ１５）及びＩ　　（ＲＲ５）によって次のように吐
き出される、 （ｘｘｉｘ）　　　Ｉ（ＲＲ３）　　＝［ＴＴＬ　ＶＣ
Ｃ−Ｖｓｄ（ＤＤ２）　　Ｖｓｄ）（ＱＱ８）　）　／
ＲＲ３（ｘｘｘ）　　　Ｉ（ＲＲ５）　　−（ＴＴＬ　
ＶＣＣ−Ｖｓｄ　）　／ＲＲ５（ｘｘｘｉ）　　　　Ｉ
ｃ（０口１６）　　＝　Ｉ　（Ｒ３）　　＋　Ｉｅ（ロ
ロ９）１（ＲＲＩＯ）は次の関係を満たすように選ばれ
る、 （ｘｘｘｉｉ）　　（Ｉｃ（ＱＱ１６）＊ＲＲ５）　　
＞　　（ＴＴＬ　ＶＣＣ−ＴＴＬ　ＧＮＤ　）従って、
ＣＴが確認されＩ（ＲＲＩＯ）がノード４４から吐き出
されると、■（４）は、トランジスタＱＱ９がｖ（４）
をＴＴＬ　ＧＮＤ　／ＥＣＬ　ＶＣＣより高い次の値に
有効にクランプするまで ＴＴＬ　ＧＮＤ　／ＥＣＬ　ＶＣＣの方に向かって降下
し始める、（ｘｘｘｉｉｉ）　　Ｖ　（４）　＝　Ｖｓ
ｄこのｖ（４）電圧によって、ＴＴＬ出力トーテムポー
ルの上方及び下方ドライバが遮断モードとなり、出力Ｙ
Ａが高インピーダンスつまり３状態モードになることが
保証される。

復金皿路： 第３図は、第１及び２図の両回路が本発明によっていか
に組み合わされるかを示している。本発明は、第１図の
回路と第２図の回路の両方で実行されるのと同じ機能を
実行する複合回路を与える；しかじ、この複合回路は２
つ別々の回路で使われている構成部品の和より少ない数
の構成部品を有する。

本発明の新規な回路は、１つの複合回路で１１０）ラン
シーバ（すなわちレシーバ／ドライバ）を与える。出力
ドライバと入力レシーバの両機能は、第１及び２図を参
照して上述した方式に従って実施される；しかじ、両回
路がユニークな方法で組み合わされることで、２つの独
立した回路を用いた従来の解決策と比べ、デバイスの点
数及びシリコンの実使用面積両方において低コスト化を
達成する。

第３図に示すように、抵抗ＲＲＲ１、トランジスタＱＱ
Ｑ１とＱＱＱ２、及びダイオードＤＤＤ１が両回路の一
部を形成する。これを第１図に示した回路と対応させる
と、第３図の各構成部品は抵抗Ｒ２、トランジスタＱ６
と０９、及びダイオードＤ２でそれぞれ置き換えられて
いる。

また第２図に示した回路と対応させると、第３図の各構
成部品は抵抗ＲＲ４、トランジスタＱＱ６とＱＱ７、及
びダイオードＤＤ２でそれぞれ置き換えられている。

第３図に示すように組み合わされた場合、２つの回路は
それぞれ、第１及び２図に関連して説明したのとまった
く同じように動作する。しかし、組み合わされたデバイ
スの数が少なくなるので、部品点数及びチップの実使用
面積の点でコストを減少し得る。

以上本発明をその好ましい実施例に関連して図示し詳述
したが、発明の精神及び範囲を逸脱せずに、実施態様及
び詳細において前記及びその他の変更をなし得ることは
当業者にとって明らかであろう。

以上の記載に関連して、以下の各項を開示する。

（１）Ｉ−０信号ピン； 入力標準発生器及び３状態出力クランプデバイスの両方
として動作する二重目的回路手段；真のＴＴＬレベル信
号を真のＥＣＬレベル信号に変換する入力レシーバ回路
手段で、該入力レシーバ回路手段が前記二重目的回路手
段の入力標準発生器を利用する； 真のＥＣＬレベル信号を受け取って、３状態の真ＴＴＬ
バスを駆動する出力ドライバ手段で、該出力ドライバ手
段が前記二重目的回路手段の３状態出力クランプデバイ
スを利用する；前記入力レシーバ回路及び出力ドライバ
手段の両方を前記１−０信号ピンに接続する手段；を備
え、 レシーバとドライバ両方の機能が少ない構成部品で、少
量のチップ実面積を用いて実施される複合ドライバレシ
ーバ回路。

（２）高（ＨＩＧＨ）状態と低（ＬＯＷ）状態を持つ真
のＥＣＬレベル信号を、高（ＨＩＧＨ）状態、低（ＬＯ
Ｗ）状態及び高インピーダンス状態を持つＴＴＬレベル
信号に変換する回路で：高及び低の真ＥＣＬレベル入力
信号を、高及び低のＴＴＬレベル変換出力信号に変換す
る変換器手段； 第１及び第２の出力トランジスタを有する出力バッファ
ドライバで、前記第１の出力トランジスタが作動時に真
のＴＴＬレベル高信号を発生し、前記第２の出力トラン
ジスタが作動時にＴＴＬレベル低信号を発生し、前記出
力バッファドライバが、前記真のＴＴＬレベル変換出力
信号に応じて前記第１及び第２の出力トランジスタを作
動する手段を有する；及び 前記両方の出力トランジスタを低状態に保持する真のＥ
ＣＬレベルスイッチ；を含み、前記ＥＣＬレベルスイッ
チによって高インピーダンス状態へ迅速に切り替え可能
な回路と、真のＴＴＬ信号を真のＥＣＬ信号に変換する
変換器回路手段で、前記真のＥＣＬレベルスイッチを入
力標準発生器として利用する変換器回路手段と、を備え
た複合ドライバレシーバ回路。

（３）前記二重目的回路手段が、抵抗及びダイオードと
直列の２つのトランジスタを含む第１項の回路。

（４）前記具のＥＣＬレヘルスインチが、抵抗及びダイ
オードと直列の２つのトランジスタを含む第２項の回路
。

（５）前記トランジスタの各々がベース、コレクタ及び
エミッタを有し、各トランジスタのベースがそれぞれの
コレクタに接続された第３項の回路。

（６）前記トランジスタの各々がベース、コレクタ及び
エミッタを有し、各トランジスタのベースがそれぞれの
コレクタに接続された第４項の回路。

（７）Ｉ−０信号ピン； 入力標準発生器及び３状態出力クランプデバイスの両方
として動作する二重目的回路手段；真のＴＴＬレベル信
号を真のＥＣＬレベル信号に変換する入力レシーバ回路
手段で、該入力レシーバ回路手段が前記二重目的回路手
段の入力標準発生器を利用する； 真のＥＣＬレベル信号を受け取って、３状態の真ＴＴＬ
バスを駆動する出力ドライバ手段で、該出力ドライ）＜
手段がＥＣＬからＴＴＬへの変換器回路、真のＴＴＬイ
ンバータドライバ回路、及び前記二重目的回路手段の３
状態出力クランプデバイスを含む； 前記入力レシーバ回路及び出力ドライバ手段の両方を前
記１−０信号ピンに接続する手段；を備え、 レシーバとドライバ両方の機能が少ない構成部品で、少
量のチップ実面積を用いて実施される複合ドライバレシ
ーバ回路。

【図面の簡単な説明】

第１図は本発明の実施例の真のＴＴＬから真のＥＣＬへ
の変換器部分を示す図、第２図は本発明の実施例の３状
態制御回路部分を示す図、第３図は本発明の複合回路を
示す図である。 １０（Ｒ２、Ｑ６、Ｑ９、Ｄ２； ＲＲ４、ＱＱ６、ＱＱ７、ＤＤ２； ＲＲＲｌ、ＱＱＱｌ、ＱＱＱ２、ＤＤＤＩ）・・・・・
・二重目的回路手段（入力標準発生器、３状態出力クラ
ンプデバイス）、 １１１・・・・・・変換器手段、 １１２・・・・・・出力バノファドライバ、１１３・・
・・・・真のＥＣＬレベルスイッチ、Ｒ１へＲ１３、Ｑ
１〜Ｑ１６、Ｄ１〜Ｄ２・・・・・・入力レシーバ回路
手段、 ＱＱＩ〜ＱＱ１５、ＲＲＩ〜ＲＲＩ０，００１〜ＤＤ３
・・・・・・出力ドライバ手段。 手 続 補 正 書 （方式） １、事件の表示 昭和６３年特許願第２８８７００号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平成１年３月７日

Claims (3)

【特許請求の範囲】
1. （１）Ｉ−Ｏ信号ピン； 入力標準発生器及び３状態出力クランプデバイスの両方
   として動作する二重目的回路手段；真のＴＴＬレベル信
   号を真のＥＣＬレベル信号に変換する入力レシーバ回路
   手段で、該入力レシーバ回路手段が前記二重目的回路手
   段の入力標準発生器を利用する； 真のＥＣＬレベル信号を受け取って、３状態の真ＴＴＬ
   バスを駆動する出力ドライバ手段で、該出力ドライバ手
   段が前記二重目的回路手段の３状態出力クランプデバイ
   スを利用する； 前記入力レシーバ回路及び出力ドライバ手段の両方を前
   記Ｉ−Ｏ信号ピンに接続する手段；を備え、 レシーバとドライバ両方の機能が少ない構成部品で、少
   量のチップ実面積を用いて実施される複合ドライバレシ
   ーバ回路。
2. （２）高（ＨＩＧＨ）状態と低（ＬＯＷ）状態を持つ真
   のＥＣＬレベル信号を、高（ＨＩＧＨ）状態、低（ＬＯ
   Ｗ）状態及び高インピーダンス状態を持つＴＴＬレベル
   信号に変換する回路で：高及び低の真ＥＣＬレベル入力
   信号を、高及び低のＴＴＬレベル変換出力信号に変換す
   る変換器手段； 第１及び第２の出力トランジスタを有する出力バッファ
   ドライバで、前記第１の出力トランジスタが作動時に真
   のＴＴＬレベル高信号を発生し、前記第２の出力トラン
   ジスタが作動時にＴＴＬレベル低信号を発生し、前記出
   力バッファドライバが、前記真のＴＴＬレベル変換出力
   信号に応じて前記第１及び第２の出力トランジスタを作
   動する手段を有する；及び 前記両方の出力トランジスタを低状態に保持する真のＥ
   ＣＬレベルスイッチ；を含み、 前記ＥＣＬレベルスイッチによって高インピーダンス状
   態へ迅速に切り替え可能な回路と、真のＴＴＬ信号を真
   のＥＣＬ信号に変換する変換器回路手段で、前記真のＥ
   ＣＬレベルスイッチを入力標準発生器として利用する変
   換器回路手段と、を備えた複合ドライバレシーバ回路。
3. （３）Ｉ−Ｏ信号ピン； 入力標準発生器及び３状態出力クランプデバイスの両方
   として動作する二重目的回路手段；真のＴＴＬレベル信
   号を真のＥＣＬレベル信号に変換する入力レシーバ回路
   手段で、該入力レシーバ回路手段が前記二重目的回路手
   段の入力標準発生器を利用する； 真のＥＣＬレベル信号を受け取って、３状態の真ＴＴＬ
   バスを駆動する出力ドライバ手段で、該出力ドライバ手
   段がＥＣＬからＴＴＬへの変換器回路、真のＴＴＬイン
   バータドライバ回路、及び前記二重目的回路手段の３状
   態出力クランプデバイスを含む； 前記入力レシーバ回路及び出力ドライバ手段の両方を前
   記Ｉ−Ｏ信号ピンに接続する手段；を備え、 レシーバとドライバ両方の機能が少ない構成部品で、少
   量のチップ実面積を用いて実施される複合ドライバレシ
   ーバ回路。