JPH02222218A - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JPH02222218A JPH02222218A JP1042344A JP4234489A JPH02222218A JP H02222218 A JPH02222218 A JP H02222218A JP 1042344 A JP1042344 A JP 1042344A JP 4234489 A JP4234489 A JP 4234489A JP H02222218 A JPH02222218 A JP H02222218A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- differential amplifier
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフェーズロックドループ（ＰＬＬ）を利用する
位相比較回路に関するものである。
位相比較回路に関するものである。
従来の技術
従来の位相比較回路としては第３図に例示するようなも
のが実用化されている。これを説明すると、ｎｐｎ ト
ランジスタＱ２．Ｑ３のエミッタを共通接続するととも
に、上記トランジスタＱ３のコレクタは負荷抵抗Ｒ２を
介して電源端子Ｖ。。へ接続した第１のエミッタ結合型
差動増幅器と、ｎｐｎトランジスタＱ４．Ｑ５のエミッ
タを共通接続し、この共通エミッタを定電流源回路■２
を介して接地するとともに、上記トランジスタＱ４のコ
レクタを電源端子ＶＣＣおよび上記トランジスタＱ５の
コレクタを上記第１のエミッタ結合型差動増幅器の共通
エミッタに接続してなる第２のエミッタ結合型差動増幅
器と、ｎｐｎトランジスタＱ７．Ｑ８のエミッタを共通
接続し、この共通エミッタを定電流源回路■３を介して
接地された第３のエミッタ結合型差動増幅器と、コレク
タは電源端子ＶＣＣへ接続され、そのベースは定電流源
回路りを介して接地されるとともに、バイアス抵抗Ｒ１
の一端が共通接続され、そのエミッタを上記トランジス
タＱ３のコレクタへ接続した低電圧制限用ｎｐｎ トラ
ンジスタＱ１と、ベースが上記トランジスタＱ３のコレ
クタと上記トランジスタＱ７のコレクタに接続されると
ともに、そのコレクタは電源端子ＶＣＣへ接続され、さ
らにそのエミッタは上記トランジスタＱ８のコレクタへ
接続されたスイッチ用ｎｐｎトランジスタＱ６と、ベー
スを上記トランジスタＱ３のベースと共通接続し、コレ
クタは抵抗Ｒ３を介して電源端子Ｖｃｃへ接続したトラ
ンジスタＱ９と、コレクタは電源端子Ｖｃｃへ接続し、
そのベースは上記トランジスタＱ９のコレクタへ接続し
、そのエミッタは定電流源回路Ｉ５を介して接地された
位相比較回路基準電圧出力用ｎｐｎトランジスタＱｌｌ
と、ベースは上記トランジスタＱ８のベースと共通接続
され、そのコレクタは上記トランジスタＱ９のエミッタ
へ接続し、さらにそのエミッタは定電流源回路Ｉ４を介
して接地されたｎｐｎ トランジスタＱ１０と、電圧制
御発振器（ＶＣＯ）１の入力回路のバイアス抵抗Ｒ５の
一端を上記トランジスタＱｌｌのエミッタへ接続し、他
端を上記ＶＣＯＬの入力へ接続し、抵抗Ｒ４の一端を上
記トランジスタＱ８のコレクタへ接続し、抵抗Ｒ４の他
端を上記バイアス抵抗Ｒ５の他端と上記ＶＣＯＩの入力
と共通接続するとともにコンデンサＣ１を介しアースへ
接続された抵抗Ｒ４とコンデンサＣ１との低域フィルタ
（ＬＰＦ）を有し、上記第２．３のエミッタ結合型差動
増幅器のそれぞれの差動対トランジスタの対応するトラ
ンジスタのベースを共通接続し、上記第１のエミッタ結
合型差動増幅器の両入力間には、第１の信号源を接続し
、上記トランジスタＱ７は上記トランジスタＱ６のベー
スへ接続され、上記トランジスタＱ６のエミッタと上記
トランジスタＱ８のコレクタを接続した共通接続点から
位相比較出力信号を取り出すものであった。
のが実用化されている。これを説明すると、ｎｐｎ ト
ランジスタＱ２．Ｑ３のエミッタを共通接続するととも
に、上記トランジスタＱ３のコレクタは負荷抵抗Ｒ２を
介して電源端子Ｖ。。へ接続した第１のエミッタ結合型
差動増幅器と、ｎｐｎトランジスタＱ４．Ｑ５のエミッ
タを共通接続し、この共通エミッタを定電流源回路■２
を介して接地するとともに、上記トランジスタＱ４のコ
レクタを電源端子ＶＣＣおよび上記トランジスタＱ５の
コレクタを上記第１のエミッタ結合型差動増幅器の共通
エミッタに接続してなる第２のエミッタ結合型差動増幅
器と、ｎｐｎトランジスタＱ７．Ｑ８のエミッタを共通
接続し、この共通エミッタを定電流源回路■３を介して
接地された第３のエミッタ結合型差動増幅器と、コレク
タは電源端子ＶＣＣへ接続され、そのベースは定電流源
回路りを介して接地されるとともに、バイアス抵抗Ｒ１
の一端が共通接続され、そのエミッタを上記トランジス
タＱ３のコレクタへ接続した低電圧制限用ｎｐｎ トラ
ンジスタＱ１と、ベースが上記トランジスタＱ３のコレ
クタと上記トランジスタＱ７のコレクタに接続されると
ともに、そのコレクタは電源端子ＶＣＣへ接続され、さ
らにそのエミッタは上記トランジスタＱ８のコレクタへ
接続されたスイッチ用ｎｐｎトランジスタＱ６と、ベー
スを上記トランジスタＱ３のベースと共通接続し、コレ
クタは抵抗Ｒ３を介して電源端子Ｖｃｃへ接続したトラ
ンジスタＱ９と、コレクタは電源端子Ｖｃｃへ接続し、
そのベースは上記トランジスタＱ９のコレクタへ接続し
、そのエミッタは定電流源回路Ｉ５を介して接地された
位相比較回路基準電圧出力用ｎｐｎトランジスタＱｌｌ
と、ベースは上記トランジスタＱ８のベースと共通接続
され、そのコレクタは上記トランジスタＱ９のエミッタ
へ接続し、さらにそのエミッタは定電流源回路Ｉ４を介
して接地されたｎｐｎ トランジスタＱ１０と、電圧制
御発振器（ＶＣＯ）１の入力回路のバイアス抵抗Ｒ５の
一端を上記トランジスタＱｌｌのエミッタへ接続し、他
端を上記ＶＣＯＬの入力へ接続し、抵抗Ｒ４の一端を上
記トランジスタＱ８のコレクタへ接続し、抵抗Ｒ４の他
端を上記バイアス抵抗Ｒ５の他端と上記ＶＣＯＩの入力
と共通接続するとともにコンデンサＣ１を介しアースへ
接続された抵抗Ｒ４とコンデンサＣ１との低域フィルタ
（ＬＰＦ）を有し、上記第２．３のエミッタ結合型差動
増幅器のそれぞれの差動対トランジスタの対応するトラ
ンジスタのベースを共通接続し、上記第１のエミッタ結
合型差動増幅器の両入力間には、第１の信号源を接続し
、上記トランジスタＱ７は上記トランジスタＱ６のベー
スへ接続され、上記トランジスタＱ６のエミッタと上記
トランジスタＱ８のコレクタを接続した共通接続点から
位相比較出力信号を取り出すものであった。
発明が解決しようとする課題
以上のように構成された位相比較回路では、スイッチ用
トランジスタＱ９通過の入力信号Ｖｌを入力信号源２で
制御するｎｐｎ トランジスタＱ７゜Ｑ８が、この場合
、エミッタを共通接続したエミッタ結合型差動増幅器構
成で、トランジスタＱ７のコレクタは入力信号ｖ１を制
御するスイッチ用トランジスタＱ６のベース端子へ接続
されているため、入力信号ｖ２によって差動増幅器トラ
ンジスタＱ７がオンからオフへ切り換わる場合、差動増
幅器の切り換え遅延時間の関係から、トランジスタＱ７
がオンからオフへ完全に切り換わるまでの間、トランジ
スタＱ６の低いベース電圧からトランジスタＱ６のベー
ス・エミッタ間電圧を差し引いた電圧が出力端子Ｔ６へ
出力される。このため、入力信号の位相差に対して位相
比較器出力はマイナス出力が太き（プラス出力が小さ（
なる非対称出力となり、しかもＰＬＬ構成時には、キャ
プチャレンジがアンバランスで狭くなるという欠点があ
った。
トランジスタＱ９通過の入力信号Ｖｌを入力信号源２で
制御するｎｐｎ トランジスタＱ７゜Ｑ８が、この場合
、エミッタを共通接続したエミッタ結合型差動増幅器構
成で、トランジスタＱ７のコレクタは入力信号ｖ１を制
御するスイッチ用トランジスタＱ６のベース端子へ接続
されているため、入力信号ｖ２によって差動増幅器トラ
ンジスタＱ７がオンからオフへ切り換わる場合、差動増
幅器の切り換え遅延時間の関係から、トランジスタＱ７
がオンからオフへ完全に切り換わるまでの間、トランジ
スタＱ６の低いベース電圧からトランジスタＱ６のベー
ス・エミッタ間電圧を差し引いた電圧が出力端子Ｔ６へ
出力される。このため、入力信号の位相差に対して位相
比較器出力はマイナス出力が太き（プラス出力が小さ（
なる非対称出力となり、しかもＰＬＬ構成時には、キャ
プチャレンジがアンバランスで狭くなるという欠点があ
った。
本発明は上記問題点に鑑み、入出力特性の対称性の良い
位相比較回路を提供することを目的としている。またＰ
ＬＬ構成における広いキャプチャレンジの確保とさらに
、集積回路（ＩＣ）化技術によって容易に制作し得る位
相比較回路を提供することを目的としている。
位相比較回路を提供することを目的としている。またＰ
ＬＬ構成における広いキャプチャレンジの確保とさらに
、集積回路（ＩＣ）化技術によって容易に制作し得る位
相比較回路を提供することを目的としている。
課題を解決するための手段
本発明は、上記問題点を解決するため、第１゜第２トラ
ンジスタのエミッタを共通接続した第１の差動増幅器と
、第３．第４トランジスタのエミッタを共通接続した第
２の差動増幅器と、第５、第６トランジスタのエミッタ
を共通接続した第３０差動増幅器と、上記第２の差動増
幅器のエミッタに接続された第１の定電流源と、上記第
３の差動増幅器のエミッタに接続された第２の定電流源
と、上記第２トランジスタのコレクタ側に負荷抵抗と第
７のスイッチ用トランジスタのベースを接続し、そのエ
ミッタを上記第６トランジスタのコレクタと接続し、上
記第４トランジスタのコレクタは上記第１の差動増幅器
のエミッタと共通接続し、上記第２，３の差動増幅器の
それぞれの差動対トランジスタの対応するトランジスタ
のベースを共通接続し、上記第５トランジスタのコレク
タは電源端子へ接続し、上記第３トランジスタのコレク
タは上記第２トランジスタのコレクタと上記第７トラン
ジスタのベースを共通接続し、上記第１の差動増幅器の
入力には第１の信号源を印加し、上記第２，３の差動増
幅器の入力には、第２の信号源を印加し、上記第７トラ
ンジスタのエミッタと第６トランジスタのコレクタとの
共通接続点から出力を取り出す構成をそなえ、その出力
レベルは上記第２トランジスタ負荷抵抗と上記第１の定
電流源の電流で決定されるものである。
ンジスタのエミッタを共通接続した第１の差動増幅器と
、第３．第４トランジスタのエミッタを共通接続した第
２の差動増幅器と、第５、第６トランジスタのエミッタ
を共通接続した第３０差動増幅器と、上記第２の差動増
幅器のエミッタに接続された第１の定電流源と、上記第
３の差動増幅器のエミッタに接続された第２の定電流源
と、上記第２トランジスタのコレクタ側に負荷抵抗と第
７のスイッチ用トランジスタのベースを接続し、そのエ
ミッタを上記第６トランジスタのコレクタと接続し、上
記第４トランジスタのコレクタは上記第１の差動増幅器
のエミッタと共通接続し、上記第２，３の差動増幅器の
それぞれの差動対トランジスタの対応するトランジスタ
のベースを共通接続し、上記第５トランジスタのコレク
タは電源端子へ接続し、上記第３トランジスタのコレク
タは上記第２トランジスタのコレクタと上記第７トラン
ジスタのベースを共通接続し、上記第１の差動増幅器の
入力には第１の信号源を印加し、上記第２，３の差動増
幅器の入力には、第２の信号源を印加し、上記第７トラ
ンジスタのエミッタと第６トランジスタのコレクタとの
共通接続点から出力を取り出す構成をそなえ、その出力
レベルは上記第２トランジスタ負荷抵抗と上記第１の定
電流源の電流で決定されるものである。
作用
本発明によると、上記第５トランジスタのコレクタは電
源端子へ接続し、上記第３トランジスタのコレクタは上
記第２トランジスタのコレクタと上記第７トランジスタ
のベースを共通接続することによって、第５トランジス
タのコレクタ電流は電源端子ＶＣＣから供給され、第３
トランジスタのコレクタ電流は、第２トランジスタの負
荷抵抗を介して供給されるため、第７のスイッチ用トラ
ンジスタの動作電流に関係なく第７のスイッチ用トラン
ジスタのオフ時のベース電圧と位相比較器の出力電圧と
が第２トランジスタの負荷抵抗と第１の定電流源の電流
とで決定される。
源端子へ接続し、上記第３トランジスタのコレクタは上
記第２トランジスタのコレクタと上記第７トランジスタ
のベースを共通接続することによって、第５トランジス
タのコレクタ電流は電源端子ＶＣＣから供給され、第３
トランジスタのコレクタ電流は、第２トランジスタの負
荷抵抗を介して供給されるため、第７のスイッチ用トラ
ンジスタの動作電流に関係なく第７のスイッチ用トラン
ジスタのオフ時のベース電圧と位相比較器の出力電圧と
が第２トランジスタの負荷抵抗と第１の定電流源の電流
とで決定される。
実施例
第１図は本発明の実施例を結線図で示している。第１図
において、第３図の位相比較回路と異なるところは、ｎ
ｐｎ トランジスタＱｌとそのバイアス抵抗Ｒ１および
定電流源１＋が除去され、ｎｐｎトランジスタＱ４のコ
レクタはｎｐｎ ）ランジスタＱ３のコレクタと負荷抵
抗Ｒ２の一端およびトランジスタＱ６のベースへ共通接
続され、トランジスタＱ７のコレクタは電源端子Ｖ。。
において、第３図の位相比較回路と異なるところは、ｎ
ｐｎ トランジスタＱｌとそのバイアス抵抗Ｒ１および
定電流源１＋が除去され、ｎｐｎトランジスタＱ４のコ
レクタはｎｐｎ ）ランジスタＱ３のコレクタと負荷抵
抗Ｒ２の一端およびトランジスタＱ６のベースへ共通接
続され、トランジスタＱ７のコレクタは電源端子Ｖ。。
へ接続され、トランジスタＱ４のコレクタ電流は電源端
子Ｖ。Ｃから負荷抵抗Ｒ２を介して供給され、トランジ
スタＱ７のコレクタ電流は電源端子Ｖ。０から直接供給
されることである。第３図と同じ動作を期されている素
子には同一番号を付している。
子Ｖ。Ｃから負荷抵抗Ｒ２を介して供給され、トランジ
スタＱ７のコレクタ電流は電源端子Ｖ。０から直接供給
されることである。第３図と同じ動作を期されている素
子には同一番号を付している。
したがって、第３図と同じ動作をする各素子に関しての
動作説明は省略する。
動作説明は省略する。
第２図は本発明の他の実施例を示している。第２図にお
いて第３図の位相比較回路と異なっているところは、ｎ
ｐｎ ）ランジ・スタＱ１とそのバイアス抵抗Ｒ１およ
び定電流源ＩＩが除去され、ｎｐｎ ）ランジスタＱ４
のコレクタはｎｐｎ トランジスタＱ３コレクタと負荷
抵抗Ｒ２の一端およびトランジスタＱ６のベースへ共通
接続され、ｎｐｎトランジスタＱ７のコレクタは電源端
子Ｖ。Ｃへ接続され、ｎｐｎ ）ランジスタＱ４と並列
に対応するｎｐｎ）ランジスタのベースおよびエミッタ
を共通接続した複数個のｎｐｎ トランジスタＱ１２゜
Ｑ１３を有し、上記複数個のｎｐｎ トランジスタＱ１
２．Ｑ１３のコレクタは電源端子へ接続し、定電流源Ｉ
２の電流分流比はトランジスタＱ４のエミッタ面積と上
記複数個のトランジスタＱ１２゜Ｑ１３の合計エミッタ
面積との比で決定されることである。第３図と同じ動作
を期されている素子には同一番号を付している。したか
っ５て、第３図と同じ動作をする各素子に関しての動作
説明は省略する。
いて第３図の位相比較回路と異なっているところは、ｎ
ｐｎ ）ランジ・スタＱ１とそのバイアス抵抗Ｒ１およ
び定電流源ＩＩが除去され、ｎｐｎ ）ランジスタＱ４
のコレクタはｎｐｎ トランジスタＱ３コレクタと負荷
抵抗Ｒ２の一端およびトランジスタＱ６のベースへ共通
接続され、ｎｐｎトランジスタＱ７のコレクタは電源端
子Ｖ。Ｃへ接続され、ｎｐｎ ）ランジスタＱ４と並列
に対応するｎｐｎ）ランジスタのベースおよびエミッタ
を共通接続した複数個のｎｐｎ トランジスタＱ１２゜
Ｑ１３を有し、上記複数個のｎｐｎ トランジスタＱ１
２．Ｑ１３のコレクタは電源端子へ接続し、定電流源Ｉ
２の電流分流比はトランジスタＱ４のエミッタ面積と上
記複数個のトランジスタＱ１２゜Ｑ１３の合計エミッタ
面積との比で決定されることである。第３図と同じ動作
を期されている素子には同一番号を付している。したか
っ５て、第３図と同じ動作をする各素子に関しての動作
説明は省略する。
発明の効果
以上の説明から明らかなように、本発明はｎｐｎトラン
ジスタＱ７のコレクタを電源端子ＶＣＣへ接続し、トラ
ンジスタＱ４のコレクタをｎｐｎ ）ランジスタＱ３の
コレクタと負荷抵抗Ｒ２の一端およびトランジスタＱ６
のベースと共通接続し、トランジスタＱ７のコレクタ電
流は電源端子ＶＣＣから供給され、トランジスタＱ４の
コレクタ電流は電源端子Ｖ。。から負荷抵抗Ｒ２を介し
てから供給されるように構成したために、従来の位相比
較回路に比して、スイッチ用トランジスタＱ６の動作電
流に関係なく位相比較回路の入力出力特性の対称性が良
くなり、しかもＰＬＬ構成時にはキャプチャレンジが広
く、アンバランスがなくなるというすぐれた効果を得る
。さらに、定電圧制限用Ｑ１とそのバイアス用抵抗Ｒ１
および定電流源！、が不要となるため、ＩＣ化に際して
は素子数が少なくできるという効果も得られる。
ジスタＱ７のコレクタを電源端子ＶＣＣへ接続し、トラ
ンジスタＱ４のコレクタをｎｐｎ ）ランジスタＱ３の
コレクタと負荷抵抗Ｒ２の一端およびトランジスタＱ６
のベースと共通接続し、トランジスタＱ７のコレクタ電
流は電源端子ＶＣＣから供給され、トランジスタＱ４の
コレクタ電流は電源端子Ｖ。。から負荷抵抗Ｒ２を介し
てから供給されるように構成したために、従来の位相比
較回路に比して、スイッチ用トランジスタＱ６の動作電
流に関係なく位相比較回路の入力出力特性の対称性が良
くなり、しかもＰＬＬ構成時にはキャプチャレンジが広
く、アンバランスがなくなるというすぐれた効果を得る
。さらに、定電圧制限用Ｑ１とそのバイアス用抵抗Ｒ１
および定電流源！、が不要となるため、ＩＣ化に際して
は素子数が少なくできるという効果も得られる。
第１図は本発明の位相比較回路の一実施例を示す結線図
、第２図は本発明の位相比較回路の他の実施例を示す結
線図、第３図は従来の位相比較回路の結線図である。 Ｑｌ・・・・・・低電圧制限用トランジスタ、Ｑ２〜Ｑ
５゜７．８・・・・・・差動増幅器構成トランジスタ、
Ｑ９〜Ｑｌｌ・・・・・・位相比較器基準電圧出力用ト
ランジスタ、Ｒ１−Ｒ５・・・・・・抵抗、Ｃ１・・・
・・・コンデンサ、１・・・・・・ＶＣＯ＜電圧制御発
振器）。
、第２図は本発明の位相比較回路の他の実施例を示す結
線図、第３図は従来の位相比較回路の結線図である。 Ｑｌ・・・・・・低電圧制限用トランジスタ、Ｑ２〜Ｑ
５゜７．８・・・・・・差動増幅器構成トランジスタ、
Ｑ９〜Ｑｌｌ・・・・・・位相比較器基準電圧出力用ト
ランジスタ、Ｒ１−Ｒ５・・・・・・抵抗、Ｃ１・・・
・・・コンデンサ、１・・・・・・ＶＣＯ＜電圧制御発
振器）。
Claims (2)
- （１）第１、第２トランジスタのエミッタを共通接続し
た第１の差動増幅器と、第３、第４トランジスタのエミ
ッタを共通接続した第２の差動増幅器と、第５、第６ト
ランジスタのエミッタを共通接続した第３の差動増幅器
と、上記第２の差動増幅器のエミッタに接続された第１
の定電流源と、上記第３の差動増幅器のエミッタに接続
された第２の定電流源と、上記第２トランジスタのコレ
クタ側に負荷抵抗と第７のスイッチ用トランジスタのベ
ースを接続し、そのエミッタを上記第６トランジスタの
コレクタと接続し、上記第４トランジスタのコレクタを
上記第１の差動増幅器のエミッタと共通接続し、上記第
２、３の差動増幅器のそれぞれの差動対トランジスタの
対応するトランジスタのベースを共通接続し、上記第５
トランジスタのコレクタを電源端子へ接続し、上記第３
トランジスタのコレクタを上記第２トランジスタのコレ
クタと上記第７トランジスタのベースとに共通接続し、
上記第１の差動増幅器の両入力間に第１の信号源を接続
し、上記第２、３の差動増幅器の両入力間に第２の信号
源を接続し、上記第７トランジスタのエミッタと第６ト
ランジスタのコレクタとの共通接続点から出力を取り出
すようにしたことを特徴とする位相比較回路。 - （２）第３トランジスタと並列して、１個以上のトラン
ジスタのベースおよびエミッタを互いに共通接続し、上
記１個以上のトランジスタの各コレクタを電源端子へ接
続し、第２の差動増幅器のエミッタに接続された第１の
定電流源の電流分流比を上記第３トランジスタのエミッ
タ面積と上記１個以上のトランジスタの合計エミッタ面
積との比で決定されるようにしたことを特徴とする請求
項（１）記載の位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042344A JPH02222218A (ja) | 1989-02-22 | 1989-02-22 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042344A JPH02222218A (ja) | 1989-02-22 | 1989-02-22 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222218A true JPH02222218A (ja) | 1990-09-05 |
Family
ID=12633406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042344A Pending JPH02222218A (ja) | 1989-02-22 | 1989-02-22 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222218A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304901A (ja) * | 1987-06-05 | 1988-12-13 | Iseki & Co Ltd | 耕耘装置 |
-
1989
- 1989-02-22 JP JP1042344A patent/JPH02222218A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304901A (ja) * | 1987-06-05 | 1988-12-13 | Iseki & Co Ltd | 耕耘装置 |
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