JPH02222247A - 通信制御方式 - Google Patents

通信制御方式

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Publication number
JPH02222247A
JPH02222247A JP1040361A JP4036189A JPH02222247A JP H02222247 A JPH02222247 A JP H02222247A JP 1040361 A JP1040361 A JP 1040361A JP 4036189 A JP4036189 A JP 4036189A JP H02222247 A JPH02222247 A JP H02222247A
Authority
JP
Japan
Prior art keywords
frame
reception
primary station
station
data
Prior art date
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Pending
Application number
JP1040361A
Other languages
English (en)
Inventor
Kiyoko Sugita
杉田 聖子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1040361A priority Critical patent/JPH02222247A/ja
Publication of JPH02222247A publication Critical patent/JPH02222247A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
この発明はハイレベルデータリンク制御(以下11DL
cという)によりデータの送受信を行う通信制御方式に
関するものである。
【従来の技術】
データ通信の伝送制御方式の一つであるHDLCは、伝
送する情報をフレームと呼ぶ規定の枠に収容し、情報の
種類に関係なく統一的に伝送する。 このことは「ハイレベルデータリンク手順のフレーム構
成」 (日本規格協会、 JIS X 5104に規定
されており、高速度通信方式としてHDLCを用いた通
信回線では150. CCITTで標準化されたIID
Lc手順が用いられることが多い。 第4図は従来の通信システムの構成図であり、図におい
て、1,2はデータ通信を行う端末機器、3は前記端末
機器1.2間に設置されている通信回線、4はデータ転
送用バス、5はCPU、6は通信用データを格納する送
信データバッファとしてのランダムアクセスメモリ (
以下RAMという)、7は前記CPU5と独立して回線
制御LSIBと前記RAM6との間のデータ転送及びバ
ス4の制御をするダイレクトメモリアクセスコントロー
ラ(以下DMAコントローラという)、8はデータリン
ク制御用の回線制御LSIである。 次に動作について第5図を用いて説明する。端末機器1
を1次局、端末機器2を2次局とすると、1次局lは2
次局2に対し、正規応答モードでの動作指示をするため
SNRM、Pコマンド(SetNormal Re5p
onse Mode)を送信しく401)、2プ局2は
この指示に対し動作可能であればUA。 Fレスポンス(Unnumbered Acknowl
edge)を1次局1へ送信して(402)、1次局1
が該UA。 Fレスポンスを受信するとデータリンクが設定される。 この後、1次局lは3個のIフレーム(■。、。、I1
.。、I8.。)を送信する。ここで1フレームの構成
は第3図(alのような構成になっている。送信した3
個の■フレームの内It、。が受信されなかったとき(
403)、2次局2は引き続きiフレームh、。の受信
準備ができていることを1次局1へ知らせるため、RR
,、Fレスポンス(Receive Ready)を送
信する(404)、この時、1次局lは送信を失敗した
lフレーム11.6から再送する(405)、再送が終
わり、2次局2での■フレーム受信が完了すれば、フレ
ーム受信準備ができていることを1次局lへ知らせるた
め、RR3,Fレスポンスを送信する(406)。 もし再送が完了していなければ、上記のようなシーケン
スを繰り返し、データ通信を行なうが、■フレームでは
送信するフレーム順序を送信シーケンス番号N (S)
と、受信シーケンス番号N(R)を用いて順序制御して
いる。すなわち、N(S)を含むIフレームを送信しな
がら、受信中のN (R)をチエツクすることにより、
メツセージの受信確認が行なわれている。なお、コマン
ド又はレスポンスにP/Fとあるのは、フレームがコマ
ンドの場合、制御部のポール(P)ビットであることを
示し、レスポンスの場合、制御部のファイナル(F)ビ
ットであることを示すものとし、各々“1“のとき機能
を果す。またPビットは相手局に対して単一又は複数個
のレスポンスフレームを勧誘するのに使用し、“1”に
設定されたFビットは“1”に設定されたPビット受信
の結果として送出されたレスポンスフレームであること
を示す、また図中P又はFとあるのはPビット−“1”
、Fビット−41”であることを示し、記載のない■フ
レームはPビット−10”を示している。
【発明が解決しようとする課題】
従来の通信制御方式は以上のようにHDLC手順により
Iフレームを送受信しているので、必ず受信確認を行な
う処理が必要となる。このため通信回線の品質が悪い場
合等、受信確認を必要としない一般データであっても再
送が発生し、回線効率が下がるとともにCPU負荷が増
大するという課題があった。 この発明は上記ような課題を解消するためになされたも
ので、回線効率を向上させるとともにCPUの負荷を軽
減させる通信制御方式を得ることを目的とする。
【課題を解決するための手段】
この発明に係る通信制御方式は、受信確認の必要な重要
データをIIDLC手順により■フレームで送信し、受
信確認を必要としない一般データをUIフレームで送信
するようにしたものである。
【作 用】
この発明における通信制御方式は、重要データをHDL
C手順により■フレームで送信し、一般データをUIフ
レームで送信するようにしたので、受信確認の不要な一
般データの再送処理を省略することで、回線効率を向上
させるとともにCPU負荷を軽減させる。
【発明の実施例】
以下、この発明の一実施例を図について説明する。第1
図は、この発明による通信システムの構成であるが、従
来の技術によるシステム構成(第4図)と同一であるの
で、説明を省略する。 次に動作ついて第2図を用いて説明する。 従来技術の動作説明と同様に、端末機器1を1次局、端
末機器2を2次局とする。1次局lからSNRM、Pコ
マンドを2次局2へ送信しく201)、この送信を受け
て2次局2からUA、Fレスポンスを送信しく202)
、1次局1が受信することでデータリンクが設定される
。まず受信確認の必要な重要データを送信する場合、1
次局1は連続した3個の!フレーム(1,、。、I2.
。、I2.。)を送信する。送信したIフレームの内■
1.。が受信されなかったとき(203)、2次局2は
1次局1へRR,、Fレスポンスを送信し、I1.。か
らのフレーム受信準備が可能であることを知らせる(2
04)、1次局1はI3.。からの1フレームを再送し
く205)、受信完了すれば2次局2はフレーム受信準
備ができていることを知らせるRR,、Fレスポンスを
1次局1へ送信しく206)、受信できなければ、上記
動作を繰り返す0次に受信確認を必要としない一般デー
タを送信する場合、データリンクが設定されているとす
ると、1次局1はUIフレームを送信しく207)、2
次局2はシーケンス番号がフレームにないため、受信状
態変数の更新を行なわず、フレーム受信準備ができてい
ることをRR3,Fレスポンスを送信しく208)。 1次局lへ知らせる。図中P又はFとあるのはPビット
−“1″、Fビット−“1”であることを示し、記載の
ない■フレームはPビット−10”を示す。 なお、■フレームは、第3図(b)に示すようにシーケ
ンス番号により受信確認を行なう場合のデータ転送に使
用するフレームで、UIlフレーム第3図(C1に示す
ように、モード設定の要求若しくは応答、又は異常状態
の報告などの制御に使用するフレームである。 【発明の効果] 以上のように、この発明によれば、受信確認の必要な重
要データを1フレームで、受信確認を必要としない一般
データをUIlフレーム送信するようにしたので、不必
要な再送を省略して回線効率の向上さらにはCPU負荷
の軽減を可能にする効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による通信システムの構成
を示すブロック図、第2図はこの発明のデータ送受信の
動作手順を示す説明図、第3図はHDLC手順のフレー
ム構成図、第4図は従来技術による通信システムの構成
を示すブロック図、第5図は従来技術の動作手順を示す
説明図である。 1は端末機器(1次局)、2は端末機器(2次局)、3
は通信回線、4はデータ転送用バス、5はCPU、6は
RAM、7はDMAコントローラ、8は回線側?IIL
S■である。 なお、図中、同一符号は同一、または相当部分を示す。 第2図 1渓廟 2環A 第 図 1;て茹 2次も 手 続 補 正 書 (自 発)

Claims (1)

    【特許請求の範囲】
  1. ハイレベルデータリンク制御手順によりデータの送受信
    をする通信制御方式において、受信確認の必要な重要デ
    ータをIフレームで送信し、受信確認を必要としない一
    般データをUIフレームを用いて送信することを特徴と
    する通信制御方式。
JP1040361A 1989-02-22 1989-02-22 通信制御方式 Pending JPH02222247A (ja)

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JP1040361A JPH02222247A (ja) 1989-02-22 1989-02-22 通信制御方式

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Application Number Priority Date Filing Date Title
JP1040361A JPH02222247A (ja) 1989-02-22 1989-02-22 通信制御方式

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JPH02222247A true JPH02222247A (ja) 1990-09-05

Family

ID=12578500

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JP1040361A Pending JPH02222247A (ja) 1989-02-22 1989-02-22 通信制御方式

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003521150A (ja) * 2000-01-21 2003-07-08 ノキア コーポレーション 選択的肯定応答方式のための方法および装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003521150A (ja) * 2000-01-21 2003-07-08 ノキア コーポレーション 選択的肯定応答方式のための方法および装置
JP4812216B2 (ja) * 2000-01-21 2011-11-09 ノキア コーポレイション 選択的肯定応答方式のための方法および装置

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