JPH022237B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は１デバイスFETダイナミツク・ラン
ダム・アクセス・メモリ・アレイに係り、更に具
体的には、ワード線の一部分がメモリ・セル記憶
キヤパシタの電極として使用される、単一ポリシ
リコン、１デバイスFETダイナミツクRAMアレ
イに於ける短チヤネル（short−channel）効果に
よつて生じる問題を回避するための装置に係る。
その様なワード線が呼出される場合、呼出されな
いメモリ・セルのFETデバイスのソース−ドレ
イン間に昇圧された電圧が生じ、それらFETデ
バイスを導通させ、情報を誤つて消失させる。更
に具体的には、本発明は非選択ビツト線上の電位
が予め帯電された電位にとどまる様に、１対のビ
ツト線スイツチを開く事によつて、その様なメモ
リ・アレイに於ける短チヤネル効果から生じる問
題を回避する技術に係る。この様にして、非選択
メモリ・セルのFETのソース−ドレインに於け
る電位差は、全てのビツト線が予め帯電された電
位を超えない様にしうる。

背景技術 複数メモリ・セルよりなるアレイに於ける１つ
のメモリ・セルをそのアレイの他のメモリ・セル
から切り離して考える限りに於て、もしもメモ
リ・セルが近隣のメモリ・セルに関連して考慮さ
れる場合に検出される問題点はしばしば開発の後
の段階に於て認められ、その問題を解決するため
に装置及び回路を必要とする。多くの例に於て、
メモリ・アレイ密度を増加させるためにアレイの
寸法が縮小される場合に問題が生じる。例えば
2.5μｍの線幅の技術に於ては現われない現象が、
1.0μｍの線幅技術が用いられる場合には顕著にな
る。もしも線幅が減じ、メモリ・セルFETデバ
イスのソース−ドレイン間の間隔をメモリ・セル
電圧を同様に減じる事なく縮小するならば、例え
ば、メモリ・セル記憶キヤパシタに於ける昇圧さ
れた電圧の結果として、特に、メモリ・セル・ワ
ード線が記憶キヤパシタの電極として用いられる
場合に、短チヤネル効果として知られる現象が出
現する。ドレインに隣接する空乏領域がソースの
近辺にまでのびる場合に短チヤネル効果が生じ、
デバイスのスレシヨルドを低下させる。その様な
環境に於て、FETデバイスが導通し、関連する
キヤパシタに記憶された情報が誤つて大地へ放電
されてしまう。

市販の64Kビツト・チツプに於ては、単一層の
ポリシリコンを用いて高密度のメモリ・アレイが
形成された。そのアレイに於て、１つのメモリ・
セルのための記憶キヤパシタはキヤパシタ電極の
ために隣接するワード線を用いる。折りかえしビ
ツト線（folded bit line）と称する解決技法を用
いる事によつて、隣接する対になつたビツト線
が、２つの線の間の差分信号に従つて働らく感知
増幅器へ接続され、公知の方法で感知が行なわれ
る。しかしながら、破壊的に読み取られたメモ
リ・セルの書き込み即ち再生が、選択されたワー
ド線及びビツト線を付勢する事によつて行なわれ
る場合、選択線及び非選択ビツト線に関連するメ
モリ・セルに記憶された情報が短チヤネル効果に
よつて失なわれる可能性がある。これは、特に、
セルFETデバイスのソース及びドレイン間の最
小間隔が高密度を達成するために大きく貢献する
様な場合の高密度メモリ・アレイに於てそうであ
る。もしもメモリ・セルのFETがドレイン及び
ソース間に最小の間隔を有するならば、前述の如
く大きな印加電圧によるドレインからの空乏領域
はソースの近辺までのび、そのデバイスのスイツ
チング・スレシヨルドを低下させる。これが短チ
ヤネル効果であつて、そのような環境において、
そのソース及びドレインの間の高い電位を受けた
デバイスはその直列に配列された記憶キヤパシタ
を放電し、それによつて保持されるべきデータが
失われる。この問題は第１図に示された従来のメ
モリ・アレイを以下においてより詳細に説明する
ことによつて明らかとなるであろう。短チヤネル
効果の問題が存在する場合において、それは第２
図に関連して以下においてさらに詳細に示される
方法によつて非選択メモリ・セルのビツト線に関
連するビツト線スイツチを脱勢することによつて
解決することができる。

単一のポリシリコン１デバイスFETメモリ・
セルは公知であつて、“Ａ 34μm² DRAM Cell
Fabricated With ａ 1μｍ Single−Level
Polyoide FET Technology”by H.H.Chao et
al.1981 IEEE International Solid−State
Circuits Conference、Digest of Technical
Papers、February 1981、p.152において詳細に
示されている。

ビツト線スイツチを用いることについては“Ａ
High Performance Sense Amplifier For ａ
5V Dynamic RAM”by J.J.Barnes et al.
IEEE Journal of Solid State Circuits、Vol.
SC15、No.５、October 19、1980、page831に開
示されている。本発明によつて解決される特定の
問題（短チヤネル効果）が生じないような環境に
おいてビツト線スイツチが用いられる場合、これ
らのビツト線スイツチの機能は全く異なる。

USP4103342に於ては一対のビツト線の上方及
び下方の部分が共有の感知増幅器に対して同時に
接続されるようなビツト線スイツチ・デバイスが
示されている。

“Field Effect Transistor Memory”by R.
Kruggel in the IBM Technical Disclosure
Bulletin、Vol.14、No.９、February 1972、
page2714においては、ワード線に対して電位を
印加することによつて、非選択メモリ・セルのた
めの記憶素子を形成するところのキヤパシタに対
してブースト電圧を印加することができるメモ
リ・アレイが示されている。

スイツチされたビツト線を用いることについて
は“Ａ 64Kb MOS Dynamic RAM”by I.Lee
et al.1979 IEEE Internatiomal Solid State
Circuits Conference February 1979、p146に示
されている。ビツト線スイツチはこの文献におい
てはビツト線のキヤパシタンスを減じるために利
用されている。

以上の文献においては、共有の感知増幅器及び
ビツト線スイツチのような特定の回路構成は公知
であるが、メモリ・セル記憶キヤパシタのための
上部電極としてワード線が用いられるような単一
ポリシリコン・メモリ・セルを用いるメモリ・ア
レイにおける短チヤネル効果に関連する問題につ
いては全く説明がないことが明らかである。

したがつて本発明の主な目的は、アレイ・デバ
イスにおけるスレシヨルド値を上げることなくも
しくはこれらのデバイスにおけるドレイン−ソー
ス間隔を増すことなく短チヤネル効果に関連する
問題が回避されるメモリ・アレイを提供すること
である。

本発明の他の目的は読取り、書込み及びリフレ
ツシユ・メモリ・アレイ・サイクルにおいて或る
非選択メモリ・セルのビツト線において前帯電
（プリチヤージ）を維持することによつて短チヤ
ネル効果に関連する問題が回避されるような、共
有の感知増幅器及び単一ポリシリコンメモリ・セ
ルを用いるメモリ・アレイを提供することであ
る。

本発明の更に他の目的は、対になつたビツト線
が単一の感知増幅器を共有し、対のビツト線のう
ちの選択されなかつた一方がそれと関連する感知
増幅器から及び全てのビツト線が前帯電される電
位と異なる任意の電位から同時に絶縁されるよう
なメモリ・アレイを提供することにある。

本発明の更に他の目的は、メモリ・セルFET
のスレシヨルド電圧を高めるか或いはこれらのデ
バイスのドレイン−ソース間の間隔を長くするよ
うな方法を、線幅を減少させることによつて達成
された密度及び他のデバイスの寸法の付随的な縮
小に影響を与えることなく避けることができると
ころの高密度のメモリ・アレイを提供することに
ある。

本発明の要約 本発明は、例えばおよそ１マイクロメータの減
少された線幅において、短チヤネル効果を生じる
ような単一ポリシリコン１デバイスFETダイナ
ミツク・ランダム・アクセス・メモリ（RAM）
アレイを提供するものである。チツプ線幅が減少
される場合、関連するデバイスの寸法はそれに比
例してより高密度を達成するように縮尺される。
デバイスの電圧を減少させることなくドレイン−
ソース間隔が最小にされる場合において、非選択
ビツト線に関連するメモリ・セルにおける情報は
短チヤネル効果によつてその情報を失いうる。ソ
ース及びドレインにおける電圧差が、全てのビツ
ト線が前以て帯電された電圧を越える場合、
FETデバイスのスレシヨルド電圧は、FETが誤
つて導通し、関連する記憶キヤパシタに記憶され
た情報が失われるような影響を受ける。本発明に
おいては、非選択ビツト線上の電位がVddに維持
され、ゼロ電圧にならないように、ビツト線が電
圧Vddまで帯電された後、一対のビツト線スイツ
チを開くことによつて上記の効果が阻止される。
読取り、書込み及びリフレツシユ・メモリ・サイ
クルにおいて、アクセスされなかつたビツト線に
関連するFETのソース−ドレインに対して電位
を印加する可能性が生じる。電圧Vddまでの前帯
電の後、ビツト線スイツチを開くことによつて通
常は大地電位へドロツプする選択されなかつたビ
ツト線が電位Vddに保持される。後者の電位はア
クセスされなかつたビツト線の各々に対して接続
されるFETデバイスのソースにおいて存在する。
直列に配列された記憶キヤパシタが凡そVddまで
帯電されるような場合、この電位はアクセスされ
なかつたビツト線に関連するFETの各々のドレ
インにおいて現われ、ソース−ドレインにおける
電位差は、補助的回路の設計に多かれ少なかれ依
存して、FETの凡そスレシヨルド電圧V_tである。
アクセスされたメモリ・セルに対して書込み、読
取りもしくはリフレツシングを行う場合、アクセ
スされたワード線の部分から形成された記憶キヤ
パシタ電極を有する他のメモリ・セルは、ワード
線が凡そVddだけ立上る場合に、凡そVddの付加
的な電圧を経験する。電位Vddまですでに帯電さ
れた任意の記憶ノードはその関連する直列に配列
されたFETのドレインにおける凡そ2Vddの電位
として現われる付加的な電圧変化を経験する。
FETデバイスのソースにおいてすでに凡そVdd
の電位が存在するので、ドレイン−ソースにおけ
る電位差は凡そVddの電位に保持され、短チヤネ
ル効果が作用しはじめる確率が減じられる。これ
はブースト電圧2Vddがデバイスに現われないか
らである。上記の解決方法を実施する場合、共通
の感知増幅器を共有するところに対になつたビツ
ト線あたり４個のスイツチが必要である。ビツト
線の各々は２個のスイツチを有し、異つた時間に
おいてビツト線あたり２個のスイツチを付勢する
パルス源が用いられる。これとは別に、本発明の
メモリ・アレイの動作は通常のものである。

実施例の説明 第１図においてはもしも短チヤネル効果が考慮
されない場合、どのように記憶された情報が誤つ
て失われるかを示す従来の単一ポリシリコン１デ
バイスFETダイナミツク・ランダム・アクセ
ス・アレイのブロツク図が示されている。図示さ
れるアレイの部分においては、対になつたビツト
線が共通の感知増幅器を用いる公知の折返しビツ
ト線技法を用いている。第１図は上記の折返しビ
ツト線技法を用いるメモリ・アレイの部分１を示
す。この技法においては対になつた隣接するビツ
ト線が感知増幅器３へ接続されている。感知増幅
器３は出力信号を与えるために対になつたビツト
線の間の差動信号によつて動作する。

第１図において、各々単一のｎ−チヤネル
FET５及び直列接続された電荷記憶キヤパシタ
６よりなるメモリ・セル４が各々対になつたビツ
ト線２のうちの各ビツト線及び関連するワード線
７の間に配置されている。第１図において、最上
部の対になつたビツト線２はビツト線１（上）及
びビツト線（下）として示され、最下部の対にな
つたビツト線２はビツト線２（上）及びビツト線
２（下）として示されている。さらにワード線７
は第１図の左から右へワード線ｎ、ワード線ｎ＋
１、ワード線ｎ＋２及びワード線ｎ＋３として示
されている。例えば、最左端のメモリ・セル４は
そのトランジスタ５のソース電極がビツト線１
（上）へ接続され、そのドレインはキヤパシタ６
の一方の電極へ接続されている。キヤパシタ６の
他方の電極はワード線ｎ＋１へ接続されている。
上部最左端のメモリ・セル４のトランジスタ５の
ゲート電極８はワード線ｎへ接続されている。最
上部の行のメモリ・セル４における各々のメモ
リ・セル４は同様にしてビツト線１（上）及びワ
ード線ｎ＋２、ワード線ｎ＋３のような隣接する
ワード線７へ接続されている。

最上部のビツト線の対の他方即ちビツト線１
（下）は第１図における上方最左端のセル４の真
下に配置されるメモリ・セル４のトランジスタ５
のソース電極Ｓへ接続されている。同じトランジ
スタ５のドレイン電極Ｄは節点Ａを介してそれと
関連するキヤパシタ６の一方の電極へ接続され、
キヤパシタ６の他方の電極はワード線ｎへ接続さ
れている。同じトランジスタ５のゲート電極９は
ワード線ｎ＋１へ接続されている。同じ行におけ
る全ての他方のメモリ・セル４は同じようにビツ
ト線１（下）並びに異つた対の関連するワード線
７へ接続されている。

次にビツト線２（上）及びビツト線（下）へ接
続されているメモリ・セル４をみると、これらの
メモリ・セル４は各々ビツト線１（上）及びビツ
ト線１（下）へ各々接続されているメモリ・セル
４と同様の方法で接続されていることが解る。

第１図におけるアレイ部分１は、メモリ・サイ
クルの読取り部分において次のように動作する。
所定のワード線７例えばワード線ｎが選択される
場合、上部最左端のメモリ・セル４のキヤパシタ
６例えばキヤパシタCn，１が直列に配列された
導通トランジスタ５を介してビツト線１（上）へ
接続されている。

キヤパシタCn，１の記憶された電圧状態に依
存してビツト線１（上）において信号が現われ、
公知の方法に従つてビツト線１（下）上に２分の
１の電荷が記憶された状態でダミー・セル（図示
されない）を用いることによつて差分感知信号が
発生される。しかしながらワード線ｎが選択さ
れ、メモリ・セル・キヤパシタCn，１を感知増
幅器３のうちの最も上にあるものに対して接続す
る場合、更にそれは正の信号を上方の最左端のメ
モリ・セル４の真下にあるメモリ・セル４の節点
Ａへ結合する。節点Ａはトランジスタ５とキヤパ
シタ６（第１図においてはCn＋１、１として示
される）の間に配置されている。そのキヤパシタ
はワード線ｎ＋１及びゲート９を介してゲートさ
れる直列に配置されたトランジスタ５を通してア
クセスすることができる。ワード線ｎ＋１は大地
電位に保持される。感知動作が完了した後、読取
られるデータは通常はビツト線１（上）において
正の電位を置くことによつて再生即ちリフレツシ
ユされる。即ちゲート８が正電位である結果とし
てなお導通状態にある関連したFETトランジス
タ５を介して記憶キヤパシタCn、１へデータが
再書込みされうる。同時に相補的な信号（大地レ
ベル）が感知増幅器ラツチング回路の反対側に生
じビツト線１（下）へ印加される。節点Ａ及びキ
ヤパシタCn＋１、１をアクセスするFETトラン
ジスタ５はそのソースＳに大地電位レベルが印加
され、そのドレインＤに高い電圧が加えられた状
態にある。これはそれが接続される節点Ａがキヤ
パシタCn、１へデータを再書込みするためにワ
ード線ｎをアクセスすることによつて相対的に大
きな値までブーストされたからである。節点Ａへ
接続されたトランジスタ５のドレイン及びソース
間の間隔が十分に小さいならば、高い電圧が印加
されることによつてドレインＤからの空乏領域は
ソースＳの近くにまで伸び、そのデバイスのスイ
ツチング・スレシヨルドを低下させる（短チヤネ
ル効果）。そのトランジスタ５のスレシヨルドは
節点Ａにおいて記憶された電圧の放電を阻止する
ためにこの条件の下においてもそれがオフの状態
を保持するように十分に高くなるように設計され
なければならない。即ち、もしもVddがワード線
ｎへ印加され、キヤパシタCn＋１、１が凡そ
Vddの電圧によつて表わされる２進値“１”を記
憶しつつあるならば、その電圧は加算的であつ
て、凡そ2Vddの電位がキヤパシタCn＋１、１に
関連するトランジスタ５のドレイン／ソースにお
いて現われる。もしもそのトランジスタが導通す
るならば、キヤパシタCn＋１、１における電圧
は放電され、情報が失われる。

通常のメモリ・アレイにおいて、メモリ・セル
のFETスレシヨルド値は最悪の場合における製
造許容条件においても完全にこれらのデバイスを
オフ状態に保つために１ボルトのオーダーでなけ
ればならない。これは、メモリ・セルがFETの
ドレインに対して高い記憶電圧が印加される場合
に、スレシヨルドの幾分かの低下（典型的には約
0.2ボルト）に関する余裕度を含む。しかしなが
ら第１図のアレイの単一ポリシリコン層メモリ・
セルにおいて個有のメモリ・セル電圧のブースト
によつて最小のチヤネル長のFETデバイスにお
いて0.2ボルトものスレシヨルド電圧の付加的な
低下が生じる。これを補償するためにはアレイ・
デバイスにおけるスレシヨルド値を高めるかもし
くは短チヤネル効果を回避させるためにドレイ
ン／ソース間隔を大きくすることが必要である。
前者の代替案は、より大きなワード線電圧が用い
られない（不利点）であるならば、書込みの間に
デバイスにおいて生じるより大きなスレシヨル
ド・ドロツプによつてキヤパシタに記憶された電
荷が失われる。第２の代替案によつて、より大き
なチヤネル長（凡そ20乃至30％）による密度の低
下が生じ、結果的にゲート領域が大きくなること
によつてワード線上の容量性負荷が増大し、セル
寸法がより大きくなることによつてビツト線キヤ
パシタンスが増大する。上記のような代替案によ
つて逆効果が生じるが故に、それらの解決方法は
満足すべきものではない。第２図に示されるメモ
リ・アレイは出来上つたメモリ・アレイに対して
不当な条件を課すことなく、短チヤネル効果によ
つて生じる問題を解決する。

第２図を参照すると、短チヤネル効果によつて
生じる問題を回避するためにビツト線スイツチが
用いられるところの単一ポリシリコン１デバイス
FETダイナミツク・ランダム・アクセス・メモ
リ・アレイのブロツク図が示されている。第２図
は、対になつたビツト線の部分が対称的に配列さ
れ、同じ感知増幅器を共有し、この点において第
１図に示される折返しビツト線を用いる技法と異
なるメモリ・アレイ１の部分が示されている。同
じ素子に関しては第１図において用いられた同じ
参照番号及び参照文字が第２図においても用いら
れる。第１図及び第２図の配列体は、メモリ・セ
ル４が同じようにビツト線２及びワード線７へ接
続される点において同一である。しかしながらビ
ツト線２は次のような部分即ちビツト線Ｌ（上）、
ビツト線Ｒ（上）、ビツト線Ｌ（下）、ビツト線Ｒ
（下）に分割されている。上記のビツト線の部分
の各々はビツト線スイツチＬ（上）、Ｒ（上）、Ｌ
（下）、Ｒ（下）と各々直列に配列されている。ビ
ツト線スイツチＬ（上）、Ｒ（上）は電源Ｖ（上）に
よつて付勢され、ビツト線スイツチＬ（下）及び
Ｒ（下）は電源Ｖ（下）によつて付勢される。メモ
リ・セル４の各々の行は同じようなビツト線部分
並びに同様にして付勢されるビツト線スイツチを
有する。第２図において標準的なクロス結合
（cross−coupled）感知増幅器に関連してどのよ
うにしてビツト線スイツチが働くかを明瞭に示す
ために感知増幅器３が幾分詳しく図示されてい
る。感知増幅器３はゲートが節点N1、N2に対し
てクロス結合される一対のクロス結合FET T1、
T2を含む。一対のFET T3、T4はそれぞれ電源
Vddを節点N2、N1へ接続する。FET T3、T4
はデバイスT3、T4のゲート電極へ接続された電
源φPCによつて付勢される。FET T1、T2に対
して電源VSetが接続されている。さらに、書込
みの際に各々ワード線ｎ、ワード線ｎ＋１へ信号
及びその相補信号を印加する一対の入力／出力線
即ちＩ／Ｏ及びが一対のFET T5、T6を
介して感知増幅器３の節点N2、N1へ各々接続さ
れている。FET T5、T6はそれらのゲートへ接
続された電源Ycによつて付勢される。

動作中、全てのビツト線部分のキヤパシタンス
はFETデバイスT3、T4をオンにする電圧φPCを
印加することによつてレベルVddまで前帯電され
る。前帯電サイクルにおいて、ビツト線スイツチ
Ｌ（上）、Ｒ（上）、Ｌ（下）及びＲ（下）は適当な関
連するスイツチに対して電位Ｖ（上）及びＶ（下）
を印加することによつて導通状態にされる。Ｉ／
Ｏ線に対して正の電位を印加することによつてキ
ヤパシタCn、１に２進値“１”を記憶させたい
場合、FET T5及びT6のゲートに対してデコー
ダ出力Ycを印加することによつてFET T5及び
T6が導通される。FET T5の導通によつて、
Ｉ／Ｏから電源Ｖ（上）の印加によつて導通した
ビツト線スイツチＬ（上）及びキヤパシタCn、１
と直列のメモリ・セル４のトランジスタ５を通る
電流路が形成される。トランジスタ５はワード線
ｎを介してゲート８へ電位Vddを印加することに
よつて導通される。今やキヤパシタCn、１は凡
そVddの電位までチヤージされる。

同様にして入力／出力線Ｉ／Ｏへ大地電位を単
に印加することによつてキヤパシタCn、１に２
進値“０”を記憶させることができる。

キヤパシタCn、１に記憶された情報を読取り
もしくは感知するためにはワード線ｎが付勢さ
れ、そして感知増幅器３の節点N2が、関連する
FET5の導通によつて節点N2へ印加されるキヤ
パシタCn、１の電位に依存して節点N1よりも高
いかもしくは低い電位となる。もしも２進値
“１”が感知されつつあるならば、節点N2におけ
る電位は高い電位即ちVddであつて、感知増幅器
３のデバイスT2が導通される。図示されないダ
ミー・セルから取出された節点N1における電位
がデバイスT1を導通させるに不十分であるが故
にデバイスT1は非導通状態に維持される。デバ
イスT2が導通状態である場合、Ｉ／Ｏ線、デバ
イスT6、節点N1及びデバイスT2を介して大地
電位にあるVSetへ電流が流れる。逆に節点N2
が、キヤパシタCn、１に２進値“０”が記憶さ
れている結果として低い電位にある場合、デバイ
スT1が導通し、Ｉ／Ｏ線、デバイスT5、節点
N2及びデバイスT1を介して、大地電位にある
VSetへ電流が流れる。そのような環境の下にお
いてビツト線Ｌ（下）が直接節点N2へ接続される
ものと仮定するならば節点N2における低い電位
がビツト線Ｌ（下）へ接続されたFET5のソース
Ｓに現われる。再び記憶キヤパシタCn＋１、１
が２進値“１”の記憶を示す凡そVddの電位まで
帯電されるならば、直列に配置されたFET５の
ソースＳ及びドレインＤにおける電位差は凡そ
Vddである。しかしながら、指定されたビツト線
（上）であるビツト線の任意のものと関連するメ
モリ・セルに関して読取り、書込みもしくはリフ
レツシングのためにワード線ｎが付勢され、節点
N2が低い電位にある場合、ワードｎへ印加され
た凡そVddの電位はキヤパシタCn＋１、１に記
憶された電位に関して加算的（additive）とな
り、凡そ２倍の2Vddの電位が直列に配置された
FET５のドレインに現われる。ソースＳに低い
電位がかかつた状態で、ソース／ドレイン電位差
は凡そ2Vddとなり、短チヤネル効果が生じこれ
によつてキヤパシタCn＋１、１に関連するFET
５は導通し、そのキヤパシタに記憶された情報の
誤つた消失が生じる。

しかしながら、第２図に示されるようにビツト
線の各々において、ビツト線スイツチを設けるこ
とによつて、非選択ビツト線を大地電位から絶縁
しそして電位Vddに保持することができる。これ
によつて凡そVddよりも大きくない電位差が任意
のメモリ・セルFETのソース／ドレインに生じ
る。この例において、ビツト線スイツチＬ（下）
及びＲ（下）は電位Ｖ（下）の除去によつて脱勢さ
れ、これによつてビツト線Ｌ（下）及びＲ（下）は
節点２の低い電位まで低下しない。直列に配列さ
れたトランジスタ５のソースＳは常に凡そVddに
維持され、そのドレインＤはキヤパシタCn＋１、
１が２進値“０”を記憶する場合には凡そVddが
かかり、キヤパシタCn＋１、１が２進値“１”
を記憶する場合には2Vddのいずれかを呈する。
いずれの場合においても、最大のドレイン−ソー
ス電位差は常に凡そVddであつて、凡そ２倍の
2Vddドレイン−ソース電位差による過剰なスレ
シヨルド電圧降下（短チヤネル効果）が回避され
る。この点において、メモリ・セル４の任意の行
における非選択ビツト線部分が一対のビツト線２
のうちの下方のビツト線である場合、全ての他の
下方のビツト線部分の全ての下方のビツト線スイ
ツチは開いていなければならないことが明らかで
ある。同様にして一対のビツト線２部分の上方の
ビツト線が選択されない場合、全ての他の上方の
ビツト線部分の全ての上方のビツト線スイツチは
開かねばならない。

メモリ・セル４がリフレツシユされつつある場
合、上記と同じ条件が生じるならば、下もしくは
上の全ての非選択ビツト線はそれらの関連するビ
ツト線スイツチが脱勢されねばならない。

以上からして、感知増幅器３の動作は公知の感
知増幅器とは異質のものではないこと、メモリ・
セル部分１がｎチヤネル・デバイスに関連して説
明されたが、用いられるデバイスはｐチヤネル・
デバイスであつてもよいことが明らかである。以
上からして明らかなようにアレイ部分１における
各々のメモリ・セルは上記と同じような方法で選
択される。即ち、同じ種類のメモリ・アレイにお
ける任意の場所の同じような対のメモリ・セル４
の動作が説明された。上記のタイプのメモリ・ア
レイを製造する場合に含まれる製造プロセスは本
発明の一部を構成しない。１つの例示的アレイに
おいては電位Vddは５ボルトであつてＶ（上）及
びＶ（下）は７ボルトであり得る。

【図面の簡単な説明】

第１図は従来のランダム・アクセス・メモリ・
アレイの図である。第２図は本発明の実施例のラ
ンダム・アクセス・メモリ・アレイの図である。 第２図において、１……メモリ・アレイ、２…
…ビツト線、３……感知増幅器、４……メモリ・
セル、５……トランジスタ、６……キヤパシタ、
８……ゲート、９……ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 一方の電極が一対のワード線の一方により制
   御されるFETを介して一対のビツト線の一方に
   接続されるとともに、他方の電極が前記一対のワ
   ード線の他方に一体化されて接続された第１記憶
   キヤパシタと、 一方の電極が前記一対のワード線の他方により
   制御されるFETを介して前記一対のビツト線の
   他方に接続されるとともに、他方の電極が前記一
   対のワード線の一方に一体化されて接続された第
   ２記憶キヤパシタと、 前記第１及び第２記憶キヤパシタの状態を感知
   する感知増幅器と、 前記一対のビツト線の各々と前記感知増幅器と
   の間に設けられ、前記一対のワード線のいずれか
   が選択的に付勢されたときに、前記一対のビツト
   線のうちの選択されなかつた方を前記感知増幅器
   から減結合するスイツチ手段と、 を備えたメモリ・アレイ。